超大规模集成(Very Large-Scale Integrated,VLSI)电路技术是现代电子信息技术的重要组成部分,对科学技术、国民经济和国防建设的发展起着巨大的推动作用。随着深亚微米及纳米工艺的应用,芯片的集成度不断提高,设计对辐射越来越敏感。因高能粒子轰击而引发的软错误严重影响电路的可靠性。准确评估软错误影响下逻辑电路的可靠性能有效指导容错设计,是学术界和工业界共同关注的研究热点。本文以受软错误影响的逻辑电路为研究对象,从可靠性的基本理论出发,结合对信号概率和电路拓扑结构的分析,研究高效的组合逻辑电路和时序逻辑电路软错误可靠性评估方法。这些评估方法能用于准确计算大规模甚至超大规模电路的可靠度,并能用于定位电路中对软错误敏感的逻辑单元。本文创新性的主要工作有:(1)针对概率门故障模型,提出了一种基于节点信号取值概率的组合逻辑电路软错误可靠度计算方法。通过计算在给定输入向量的激励下,组合电路从原始输入至原始输出所有节点信号的取值概率,并结合故障模拟,分析电路受软错误影响时的可靠性。相比使用概率转移矩阵运算和电路划分的思想,本方法能够简单快速而又准确的计算组合电路在某个特定向量激励下的条件可靠度或若干随机向量激励下的平均可靠度,且在时间与空间开销方面都具有一定的优势,能适用于大规模组合电路受软错误影响时的可靠性评估。(2)逻辑电路中节点信号的相关性问题是影响电路信号逻辑值计算的一个主要因素。为了减小计算偏差,使软错误影响下逻辑电路的可靠性评估更准确,提出了一种精确计算逻辑电路信号概率的方法,利用概率公式和多项式运算,采用降阶变换的方式消除信号的相关性影响,能得到电路在任何输入向量激励下的输出信号取值概率,在此基础上结合随机加载输入激励的方式计算电路可靠度。相比已有的方法,本方法能在较短的时间内更准确的计算出逻辑电路可靠度,可用于中大规模电路的可靠度评估。(3)提出了一种利用概率统计模型计算逻辑电路可靠度上下限值的方法。本方法视电路中的每个逻辑门是否正常输出为一次随机事件,将电路可靠度分解为一系列条件概率与特定系数的乘积之和,再利用伯努利分布的特性计算各阶分量系数,并在1阶分量基础上得到电路可靠度的上下限值。理论分析和模拟实验结果都表明本方法准确可行。(4)建立了时序电路软错误可靠性评估模型,并提出了一种基于差错传播概率矩阵的时序电路软错误可靠性评估方法。该方法同时考虑了逻辑门和触发器受软错误的影响,分别将这两种逻辑单元对差错的传播概率用四种差错传播概率矩阵表示,利用自定义的矩阵并积运算计算时序电路的差错传播概率,再结合伯努利分布的特点评估时序电路工作在多个时钟周期下的可靠性。用ISCAS’89基准电路为对象进行模拟实验,结果表明所提方法相比现有的时序电路可靠性评估方法具备一定的优势。(5)除了评估软错误对逻辑电路可靠性造成的影响外,准确分析电路单元的软错误敏感性也是容错设计的重要一环。提出评价时序电路逻辑单元软错误敏感性的方法,详细分析了在多时钟周期内,逻辑门和触发器自身出现差错后对整个电路发生故障与否造成的影响。通过模拟与计算的方法得到了 ISCAS’89实验电路的逻辑单元软错误敏感度分布结果。实验结果对于帮助电路开发与设计人员有针对性的进行容软错误设计,降低后期测试与维护成本,提高电路可靠性均具有一定的指导意义。