随着智能时代的来临,各种应用场景给处理器的性能带来了更大的挑战,使得现代高性能处理器逐渐采用超标量、深流水线体系结构的方式进行设计。但是,这种高效的指令执行机制往往需要高预测准确度的分支预测器的配合,才能有效提升处理器的执行效率,从而提升处理器的性能。近年来,随着国内发展自主可控处理器的需求日益增长,开源免费的RISC-V指令集架构凭借自身的诸多优势,引起业界的广泛关注。在这样的背景下,本文主要以BOOM处理器为载体,开展对现代高性能处理器的分支预测单元的研究与设计。具体研究工作总结如下:（1）分析TAGE（TAgged GEometric history length）预测器的算法原理及组成结构,针对其存在的冷计数器问题,提出一种面向TAGE预测器的新表项分配方法;针对其存在的延迟更新问题,设计一种分支更新备份器。通过算法仿真表明,在相同的存储预算下,与传统TAGE预测器相比,应用新表项分配方法后平均MPKI降低了0.127;配备分支更新备份器后预测准确度的修复程度可超过80%。此外,针对TAGE无法准确预测那些具有弱偏向属性或与全局历史相关性不强的分支,以及无法准确预测拥有不稳定控制流的循环体两个缺点,为BOOM设计了SC（Statistical Corrector）和LOOP两种辅助预测器。最后通过功能仿真,验证了整体分支方向预测器设计的正确性。（2）针对单目标分支和多目标分支,对当前主流的分支目标预测器BTB（Branch Target Buffer）和ITTAGE（Indirect Target TAGE）进行研究。为解决目前存在的间接分支预测器无法充分利用路径历史和方向历史信息的问题,提出一种基于全局历史分类的间接分支预测方法。通过算法仿真表明,相较于ITTAGE预测器,基于全局历史分类的间接分支预测器的平均MPPKI降低了0.623。此外,对BOOM处理器原有的RAS（Return Address Stack）进行优化,通过给每个RAS表项设计一个饱和计数器,扩展了RAS的容量。最后通过功能仿真,验证了整体分支目标预测器设计的正确性。（3）基于FPGA验证平台构建了以BOOM为核心的RISC-V So C,并对BOOM中的部分存储器进行面积优化,综合结果显示,LUT和FF资源的占用率分别降低32.9%和34.3%。同时,为简化嵌入式开发人员更新RISC-V处理器固件的操作流程,提出一种易操作、高效且稳定的固件更新系统设计方法,包括Boot ROM引导流程设计和在应用中编程设计。最后对本文的分支预测器设计和固件更新系统设计进行性能评估,结果显示,优化后BOOM的SPEC CPU2006基准测试性能提升约1.4%～4.2%,Core Mark和Dhrystone基准测试性能分别提升0.573 Core Mark/MHz和0.379 DMIPS/MHz;在UART波特率为115200 bps时,固件更新系统的更新速率可达12.5 KB/s。（4）对设计的分支预测器进行物理实现,包括布局规划、布局、时钟树综合、布线以及可制造性设计等。此外,对获得的分支预测器版图进行物理验证、功能验证以及时序验证工作。结果表明,在55 nm CMOS工艺下,分支预测器的最大工作频率为450MHz,版图面积约为1.43 mm~2,功耗约为0.23 W。