嵌入式系统中图形图像的加速技术在工业、国防和人们的日常生活中有着广泛的应用。然而,目前常用的嵌入式图形加速系统仍存在一些不足,如嵌入式微处理器负担过重,移植性不强,显示功能有限等,导致嵌入式系统在完成连续动态的、高质量的图像显示任务时面临较大的困难。在嵌入式系统中利用图形加速芯片来协助嵌入式微处理器完成图形图像的加速任务,能大幅度的提高图形图像处理速度,节省嵌入式系统的资源。因此,对嵌入式图形加速芯片体系结构进行研究对于增强嵌入式系统图形图像的功能有极为重大的意义。论文基于处理速度、系统资源、移植性等方面的考虑,提出了一种新的嵌入式图形加速芯片体系结构。在新的体系结构中各功能被划分为独立的模块,并通过硬件逻辑电路来对各模块的功能进行实现,将嵌入式微处理器从繁重的图形图像显示处理任务中解放出来,提高了图形图像的处理速度,节省了嵌入式微处理器的系统资源。同时,芯片为嵌入式微处理器提供了通用的数据、地址和控制总线,以及一套完整的命令集,使其能与不同的嵌入式微处理器进行通信,具有较强的通用性。为了验证这种体系结构的可行性,本文利用系统芯片设计技术,在一块定制的开发板上实现了嵌入式图形加速芯片的原型系统。开发板的核心由一块Xilinx公司的FPGA芯片、一块SDRAM存储芯片、一块FLASH存储芯片组成。在构造原型系统的过程中,本文采用了FPGA的开发流程分阶段进行设计,并用Verilog硬件描述语言实现了一个嵌入式通用图形加速芯片的IP核。最后搭建一个测试平台对实现的芯片进行测试,该平台包括了一个用TCL语言开发的测试环境必须的命令发送软件。该命令发送软件用于产生各种显示操作命令,并将这些命令发送给嵌入式通用图形加速芯片。测试结果表明,嵌入式图形加速芯片能根据用户发送的操作命令,快速地完成图形图像的显示、数据的下载、屏幕块的操作等等,达到了预期的设计目标。