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随着半导体制造工艺的进步,数字芯片上单片集成度更高,但对于模拟芯片模数转换器(Analog-to-Digital Converter, ADC)的性能提升并不大,设计出高速高精度的模数转换器显得比较困难,而传统的模数转换器已经不能满足人们的需求。时间交织模数转换器(Time-interleaved Aanlog-to-Digital Converter, TIADC)通过多个ADC并行采样实现高速度,成为设计高速度模数转换器的一种主流架构。时间交织模数转换器通过多个通道并行采样实现高速度,但由于工艺制造过程中存在工艺失配,严重影响了系统的性能。本文主要对通道间存在的三种误差进行分析,针对失调误差,本文提出了一种基于自适应迭代的校准算法,该算法通过LMS迭代来估计通道间的失调误差,通过待校准通道输出与参考通道输出做差,实现误差的补偿;针对增益和采样时间误差,本文提出一种基于信号调制的校准算法,该算法利用信号调制基本原理使信号主频点和杂散频点位置互换并构建一个系数使调制后主频点能量幅值与调制前杂散频点能量幅值相等,最后消除由增益和采样时间误差引入的杂散,通过改进算法中的微分器,实现算法对宽带宽输入信号的校准,即算法不受输入信号频率的限制。为了验证算法功能,本文搭建了 4通道12bits 200MHz的时间交织模数转换器模型,在模型中加入三种误差,当输入信号的归一化频率(fin/fs)分别为0.0197、0.3227和0.8019时,经过校准算法后,输出数据的有效位数分别能达到11.65bits、11.69bits和11.61bits,验证了算法不同输入频段内信号的有效性。接着利用verilog语言对算法进行了 RTL代码的设计,并在Modelsim中进行了代码的功能验证,最后将算法放到FPGA开发板上做了硬件验证,同时对算法进行了 DC综合,形式验证、功耗分析和自动布局布线等ASIC流程设计。