全球定位系统(GPS)技术经过二十余年的不断完善,正朝着快速定位、高灵敏度、高动态等方向发展,而一切GPS技术性能的提升都是基于GPS接收机处理器的高性能。　　 本文设计了一款GPS接收机协处理器,可执行计算量大且复杂度高的GPS跟踪算法。本协处理器采用指令执行效率高于CISC架构的RISC体系结构,适应GPS接收机高计算量的特点。根据GPS跟踪算法特点,本协处理器采用36位指令系统和32位数据通路的系统架构。在设计中,为保证代码执行效率,除除法其余指令都单周期执行;为提高代码密度,数据通路增加桶形移位器;为减少程序响应时间,支持哈佛体系结构、静态预测转移等技术；为提高协处理器的主频,采用四级流水线:为快速传输模块交互的数据,内置搬运数据DMA;为减少与外部存储器的交互,内置深度一千、宽度36位的指令存储器和32个32位通用寄存器；为高效执行GPS接收机中FFT运算和复杂的鉴相器功能,设计专用硬件乘法器和除法器；防止因跟踪算法的不完善而导致的数据溢出,采用饱和加法器。三百多万的验证向量的仿真保证了功能覆盖率,并通过综合语法规则检查和FPGA验证。本协处理器采用SMIC0.18um Logic1P5M1.8V/3.3V工艺库,基于性能最优化的约束进行综合,面积为633856um2左右,125℃下最坏工作频率大于84MHz,运行跟踪程序的能耗为5.89uW,仅为ARM7的5.54％。