第五代移动通信技术（5th Generation Mobile Communication Technology,5G）是未来数字世界与物联网发展的基础。在庞大的5G网络部署与建设中,外场测试不可或缺,然而通信测试市场长期被国外巨头占据。因此,自主研发出一款5G路测仪至关重要。论文依托于重庆市重大主题专项“5G路测仪表的研发及应用”,重点研究物理下行控制信道（Physical Downlink Control Channel,PDCCH）盲检模块中的极化码译码以及整个盲检过程的现场可编程逻辑门阵列（Field Programmable Gate Array,FPGA）实现。1.针对5G路测仪PDCCH功能需求,基于5G协议标准对PDCCH盲检过程的各个模块进行研究设计,包括计算控制信道元素起始位置、解调、解扰、解速率匹配、译码与译码结果校验,进而确定FPGA设计方案,为盲检过程的FPGA实现提供重要参考。2.针对路径分裂减少的串行抵消列表（Successive Cancellation List,SCL）译码算法性能损失的问题,提出路径分裂减少的SCL优化算法。该算法利用信道偏序关系与对数似然比构造比特翻转集合。仿真表明,与经典算法相比,所提算法可以提供约0.2d B的误块率（Block Error Rate,BLER）性能增益。针对SCL算法复杂度高的问题,提出快速SCL译码优化算法。该算法对特殊节点进行快速译码并动态地增加列表数量,仿真表明,所提算法能够降低译码复杂度且几乎无BLER损失。3.基于盲检过程的研究,根据模块化的设计思想对盲检顶层以及各个子模块的FPGA实现方案进行详细设计。并对盲检实现方案进行测试验证,包括功能仿真测试、整机集成测试、资源消耗分析等,从而综合评估方案的可行性。测试表明,下行链路吞吐量是理论值的91.93%,满足项目需求,且盲检模块对各种FPGA资源的占用率均不足7%,资源占用合理。综上,本文对5G PDCCH盲检进行研究并提出极化码译码优化算法,在此基础上完成盲检的FPGA设计方案并进行逻辑实现。测试表明,本文所提方案满足课题需求,可以作为5G路测仪下行链路盲检的解决方案,并集成应用到项目实现中。