随着集成电路技术的发展,在单芯片上可集成的电路规模及复杂度不断增加,采用传统的平面工艺,过长互连线产生的延迟严重制约了系统性能的提高,3D集成电路已经成为下一代高性能集成电路的首选方案。为了解决现有 EDA设计工具不能满足3D集成电路设计需求的问题,本文重点研究多个芯片通过3D互连通孔进行三维集成电路设计时的自动布局布线的方法和流程。　　在分析3D集成电路结构的特点的基础上,重点对F2F及TSV两种通孔结构的3D集成电路自动布局布线方法进行研究。首先在EDA软件环境下建立了F2F和TSV通孔模型,通过sed语言处理IO约束文件将Bumps变为可识别的金属端口解决了TSV和F2F互连通孔在2D EDA软件中识别和应用问题。其次,以64位Mips处理器代码为例,完成了3D集成电路布局布线流程的设计。在设计过程中,首先对64位Mips处理器代码进行了分割,将其分为逻辑功能计算部分(Core)及存储部分(SRAM)两个Die。通过引入了Wide I/O的概念对64位处理器的数据与电源两个需要进行3D互连的部分做了布局规划,并对3D互连端口进行了隔离处理。使用2D EDA软件SOC Encounter对3D芯片的两个Die分别进行place、时钟树综合、布线等版图的设计,最终通过Virtuoso将TSV PAD合并到版图中。通过比对2D物理设计,3D物理设计使64位处理器的时序违例降低了65％,证明了流程的正确性。　　论文建立了3D集成电路自动布局布线的基本流程,为全面实现3D集成电路的设计奠定了后段流程基础。