随着电子信息技术的高速发展,需要测量分析的信号呈现出高频高带宽和瞬态性特征,这就要求采集系统具备更高的带宽、采样率和存储深度。由于目前ADC自身指标有限,单片ADC不能满足系统采样率的指标。因此,搭建并行架构的时间交替采集系统成为提升系统采样率的有效方法,但并行的采集架构对多器件间的同步有较高要求,且不同采样路径间的非一致性会导致系统产生失配误差,另外,在宽带采集系统中,频响的非理想性也会产生误差,从而限制系统性能,导致无法精确重构原始输入信号。本文针对以上问题进行了研究,主要内容如下:1.多路同步采样时钟实现。设计三级时钟树结构,满足了系统对于多路可调延时的同步采样时钟的需求。2.高速并行数据同步接收和大容量存储实现。设计数据串并转换结构,并对路径延时进行自校正控制,解决了高速数据同步接收问题;设计多ADC数据随路时钟同步复位模块,确保了多FPGA间数据接收、存储和拼合的同步;基于DDR3设计了大容量存储方案,扩展了系统的存储深度。3.系统误差校正方案设计。本文对系统误差进行了分类校正,设计硬件自校正算法配合软件完成固定失配误差校正,提升了误差校正效率;基于数字时间交替采样模型设计了采样非一致性误差校正方案,解决了误差随输入信号频率变化而变化的问题,保证了系统在高频段的采集性能;采用估计方法得出系统幅频和相频响应与理想系统间的差异频响,并通过级联滤波器组对误差进行校正。4.频域误差校正硬件实现及优化。采用基于频域重叠帧的主从路径校正结构,在频域实现滤波,保证了误差校正的实时性;设计频域抽取算法,将IFFT点数减少为数据帧的四分之一,解决了误差校正计算量过大、硬件资源消耗过高问题。本文通过上述方案实现了四通道时间交替采集系统,经测试系统采样率为40GSPS,输入带宽为5.4 GHz,存储深度为4 Gpts,误差校正后系统全带宽内SFDR平均提升12.23 dB,有效位数平均提升1.35 bits,幅频响应波动由4.71 dB降低至0.91 dB,上升时间由86.02 ps提升至72.99 ps,系统性能得到较大提升。