随着高能粒子物理的不断发展,人们对标准模型的希格斯玻色子的探索不断深入,要求大型强子对撞机(Large Hadron Collider,LHC)的最大流通量和束流亮度不断提升,直接加快了粒子探测器的发展和创新。近几年,美国的费米国家加速器实验室和日本的高能加速器组织等研究机构,相继研制了一系列基于绝缘体上硅结构的互补金属氧化物半导体(Silicon On Insulator Complementary Metal Oxide Semiconductor Transistor,SOI CMOS)的单片式有源像素探测器,用于粒子径迹探测。对比混合型CMOS工艺像素探测器,该类探测器可独立控制衬底耗尽,提高粒子的探测效率,降低读出电子学发生单粒子效应的概率,并且缩短工艺流程,降低成本。因此,基于SOI CMOS工艺的新型粒子探测器是当前的研究热点。本文致力于SOI CMOS像素探测器的电荷收集效率,抗辐射能力及整体可靠性等特性进行研究,主要工作内容概括如下:首先,对SOI CMOS像素探测器的平面像素结构进行研究,讨论器件结构与像素的电荷收集能力和寄生电容的关系,及辐射效应对像素特性的影响。然后分析了较新的三维(3D)像素结构的完全耗尽电压及电荷收集能力,考虑像素间电荷串扰机理及当前3D像素存在的问题,进而提出一种SOI CMOS像素探测器的新型3D像素结构。3D像素的N+电极构建成围栅状沟槽结构,以限制每个像素有源区空间,并包围每个像素的P+电极。由于3D像素的完全耗尽电压很低,为降低工艺难度,将N+电极在像素顶端引出,并同P+电极直接引出到读出电子学中。同一般3D像素结构对比,新型3D像素的N+电极从机理抑制了像素间电荷串扰。研究表明,提出的新型3D像素结构进一步降低了电荷收集时间,提高了像素对电荷的收集能力及像素的抗辐射能力。其次,分析当前SOI CMOS像素探测器较新的隔离结构:嵌套阱(Nest Well Structure,NWS)隔离结构和双SOI(Double SOI,DSOI)隔离结构。讨论这两种隔离结构对背栅效应和电极间串扰效应的改善能力。考虑到隔离结构的抗辐射能力较差,在DSOI隔离结构基础上,提出新型空隙式隔离结构,基于总剂量效应的发生机理,从根源屏蔽绝缘层中正电荷对读出电子学的电特性影响。此外,在传导层上形成环形沟槽结构,将读出电子学部分包围,进一步降低读出电子学与像素电极间寄生电容。然后,分析了 SOI CMOS像素探测器平面像素的保护环终端结构,针对终端结构的击穿电压和边缘像素电荷收集效率进行了讨论。提出了深沟槽终端结构,以改善边缘像素终端结构中的电场分布,有效隔离边缘像素有源区与终端区域,从而改善平面像素探测器的耐压及边缘像素的电荷收集效率。同时,针对当前3D像素探测器较新的有缘边界终端结构工艺复杂,且不能有效提高终端耐压等问题,结合新型3D像素结构,提出新型背部沟槽终端结构。该终端结构进一步简化工艺难度,优化边缘像素有源区中的电场分布,改善新型3D像素的耐压。此外,在不同辐射强度条件下,提出的两种终端结构都有较好的抗辐射能力。最后,针对集成沟槽空隙终端结构的SOI CMOS平面像素探测器,以及集成背部沟槽终端结构的SOI CMOS新型3D像素探测器,对比讨论DSOI隔离结构传导层电位对像素完全耗尽电压、电荷收集效率、探测器终端耐压的影响。由于3D像素空间电荷区横向扩展,且电场峰值处于P+电极底部,新型3D像素探测器耐压随传导层电位的增加而增加,但像素完全耗尽电压和电荷收集效率不受传导层电位影响。对比结果表明,传导层电位对新型3D像素探测器影响较小。