模数转换器（Analog-to-Digital Converter,ADC）是连接模拟和数字系统的关键接口器件,正在朝着具有更高采样频率、更高精度的方向发展。其中高精度ADC的实现越来越依赖数字后处理电路。虽然不同ADC的数字后处理需求不尽相同,但是在原理上和硬件实现方面存在共通性。目前,数字后处理电路的研究重点主要在于数字抽取滤波器的设计以及高性能ADC的数字校准。本文聚焦有代表性的奈奎斯特采样的高速高精度时间交织ADC（Time-interleaved ADC,TIADC）和过奈奎斯特采样的高精度Sigma-Delta（Σ-Δ）ADC,对这两类数字后处理电路开展研究。（1）TIADC的数字后处理电路TIADC存在的通道失配误差严重影响转换器的精度,本文设计实现了一种改进型的TIADC调制校准算法,克服了三种主要通道失配误差的影响。该算法通过引入沃尔什序列构造误差函数,然后从输入减去该误差,实现误差的校准。针对传统调制算法中存在的特殊频率点无法校准的问题,本文提出前后台结合的校准方法——通过预先输入一个测试信号,对其误差估计值进行预存储,再对待校准信号进行阈值判断,当识别到待校准信号处于特殊频率点时,直接提取预存储的误差值进行补偿而不再参与迭代过程,从而克服算法的局限性。同时,通过调整增益和时间误差迭代环路中相关和调制的运算顺序,减少了误差估计和补偿过程中的乘法器数量,使得校准算法中的乘法器数量不会随着通道数的增加而增加。校准后,为使TIADC满足不同输出频率需求,本文采用半带滤波器级联的方式实现了1、2、4、8倍可调的抽取滤波器,完成了信号的降采样设计。（2）Σ-ΔADC的数字后处理电路过采样的数字后处理电路主要完成数字抽取滤波的功能。本文在分析调制器工作原理及滤波器选型依据的基础上,建立了单环、三阶、前馈式、一位量化结构的调制器,利用级联积分梳状（Cascade Integrator Comb,CIC）滤波器,补偿滤波器和半带滤波器实现了信号的512倍抽取。针对上述两种数字后处理电路中的关键模块——数字滤波器,本文提出一种结合了正则有符号数（Canonic Signed Digit,CSD）编码的子表达式共享技术和Horner法则的滤波器实现方法。通过Horner法则提高滤波器中移位和加法的运算精度,通过子表达式共享降低常系数乘法所需的移位和加法次数。基于这种方法,改善了抽取滤波器的精度和硬件复杂度。最后本文对上述设计的电路完成了模型验证及现场可编程门阵列（Field Programmable Gate Array,FPGA）验证。TIADC方面,本文以前期流片的四通道14位360MHz的TIADC为研究对象,利用FPGA完成了校准及降采样的设计与验证——校准后信号的SNDR提升25d B以上,各倍数抽取下滤波器的频谱效果也与预期效果一致。Σ-ΔADC方面,以搭建的Σ-Δ调制器结构为研究对象,完成了数字抽取滤波器组的设计与FPGA验证——经过512倍抽取后,信号的ENOB达到了22.97位,SNDR达到了140.04d B,满足设计要求。