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随着数字化变电站的快速发展,合并单元(MU)的应用也变得越来越广泛。在数字化变电站中,一方面合并单元采集的数据要求保证一定的精度,同时要求含有较高的谐波频率成分,以便提供给测量、保护等后续单元使用,但存在智能电子装置中的保护装置接收数据不需要含有高次谐波的问题；另一方面对于数字化变电站中的多个合并单元都把数据输送给保护等装置,而各个合并单元采样数据不一定在同一时刻,这就使得保护等装置对各路数据的同时获取存在着问题。为了解决上述问题,本文提出大合并单元思想,它把FIR数字滤波和数据同步结合在一起研究,并用FPGA实现。具体工作如下：(1)介绍了FIR数字滤波的基本原理,重点阐述了数字滤波分布式算法(DA),并对分布式算法优化进行了分析。同时还介绍了数据同步的基本原理,分析了线性、牛顿和二次数据同步方法在理论情况下的最大误差。(2)对数字滤波分布式算法采用了基于Verilog语言的FPGA实现,整个设计过程采用的是自顶而下的层次化和独立模块的模块化思想。并且设计时采用了分和式算法的OBC编码、多个查找表分割等优化算法,将设计的结果与Matlab(?)勺仿真结果进行比较,证明了设计的正确性。(3)对线性数据同步、牛顿数据同步和二次数据同步也采用了基于Verilog语言的FPGA实现,三种算法采用了乘法和除法基本模块,以及两种基本模块的变换模块来实现各算法,然后分析各算法的结果并进行比较,得到各种算法的适用情况,最后FPGA实现的结果与Matlab仿真结果进行比较,证明设计方法是正确的。(4)把数字滤波和数据同步结合在一起,提出大合并单元思想,分别把数字滤波与线性数据同步、牛顿数据同步、二次数据同步结合在一起,并且用FPGA实现,最后对各种结合算法的结果进行分析比较。得出了大合并单元的方法能满足数字化变电站中对幅值精度和时问精度的要求。实现了大合并单元对采样数据的数字滤波和数据同步。