在高速数字系统设计中，信号完整性问题是工程师必须考虑的。由于芯片时钟频率的提高，信号的上升沿变化越来越快，信号完整性是芯片发展的直接产物。随着处理器运算能力的提升，总线数据传输速率成为了瓶颈，如何更快地增加总线数据传输率成为工程师热点研究问题之一。　　本论文是以通用串行总线USB2.0为对象，研究信号完整性问题。首先阐述了高速互连中产生信号完整性问题的传输线理论，着重研究了影响USB2.0布局布线的差分传输线。通过采用Cypress的CY7C68013芯片设计实现数据采集接口电路，借助于Mentor信号完整性工具hyperlynx进行前仿真和后仿真分析，其中，前仿真主要研究差分传输线的特性阻抗给高速设计带来的影响，后仿真进行快速批处理仿真和交互式仿真，给高速电路设计提供布局布线的理论基础。最后将测试结果与仿真相对比，均满足USB2.0规范，这一过程为下一代串行总线速度的进一步提升提供了研究方法和理论依据。