集成电路行业在21世纪是属于SoC的。在半导体工业进入65nm和更小的技术以来，特征尺寸不断减小。系统级芯片SoC（System on a Chip）是集成电路先进设计和精湛工艺相结合后的新型产物，它可以将完整的软件程序和硬件系统集成到一个超深亚微米级的芯片上。与其他工程一样，测试也是SoC各种关键技术之一，专业测试技术是保障电路芯片上乘质量的主要技术手段。但是，随着SoC系统集成密度、结构复杂程度和硬件运行速度地不断提高，测试方面要直接面临海量的测试数据，使SoC测试环节变得更加复杂，自动测试设备ATE日益无法满足测试需要的条件，进一步造成测试时间的漫长和测试功耗的增大，这些都让SoC系统测试复杂程度和测试成本急剧增加，这俨然成为SoC系统测试当前面临的最为严峻的挑战。若能在保障测试质量的前提下，尽可能地减少测试数据，将对减少SoC测试时间和成本有所贡献。这也是本文研究内容要到达的目标。文章详细介绍并分析了几种经典的游程编码压缩方法，总结了这些方法的优缺点，在此基础上，提出了基于FDR码改进分组的SoC测试数据压缩方法。其主要内容有：（1）本文介绍了外建自测试技术BOST（Build Off Self Test）中的多种经典测试数据编码压缩方案，着重分析了游程编码压缩方案。（2）本文提出按照游程长度最大化原则的无关位赋值方法。根据原始测试数据中无关位附近相邻位的分布情况，确定赋予无关位为何值，为下一步的数据编码压缩做准备。（3）本文提出基于FDR码改进分组的SoC测试数据压缩方法。在进行无关位赋值后，通过提高短游程的压缩率，从而达到提高整体压缩效果的目的。将连续1游程纳入为编码对象，进一步扩大编码对象范围，减少了连续1游程出现负压缩现象的情况，提高压缩率。通过C语言编码模拟出原始测试数据集，将模拟数据导入到ISCAS’89标准时序电路，实验结果表明，本文提出的改进方案对测试数据能进行有效压缩，并且压缩效果较为理想，具有一定可行性。