随着芯片功耗密度的不断增大以及嵌入式应用的多样化，系统对高能效处理器的需求愈加迫切。采用近阈值计算解除功耗瓶颈、实现高能效将成为未来集成电路发展的新趋势。而显著的电路延时偏差是当前近阈值设计面临的最大挑战，因此抵抗延时偏差成为了挖掘近阈值处理器能效收益的关键。本文围绕基于时序容错的动态抗偏差技术展开研究，主要研究内容和创新点包括:　　1、时序容错的电路研究。针对容错寄存器电路的检错亚稳态问题以及纠错开销问题，提出了一种基于亚稳态免疫的时序容错寄存器。根据寄存器输入数据的翻转产生一个宽度能够覆盖建立时间窗口的脉冲，通过在时钟高电平窗口内实时捕捉该脉冲实现时序检错;当检测到时序错误时，复用寄存器已有数据通路，通过动态导通主锁存器对晚到的输入数据进行重新采样，从而实现现场纠错。该电路技术避免了亚稳态问题，提升了时序容错处理器在近阈值区下的可靠性，并降低了纠错开销。　　2、时序容错的指令集架构研究。针对传统纠错机制在适用范围上存在限制的问题，分析提取不同处理器指令集架构的两个本征特征:恢复架构寄存器已足够对时序错误进行纠正;每条指令仅更新少部分架构寄存器。根据这两个与处理器具体实现细节无关的特征，提出了一种基于指令层面架构状态跟踪的时序纠错机制。通过引入牺牲寄存器动态捕捉并增量记录跨指令边界时处理器架构寄存器的变化;当发生时序错误时，只需利用牺牲寄存器将被修改的架构寄存器恢复到时序错误发生之前的状态，从而使错误指令重新正确执行。该架构技术避免了传统纠错机制中的限制，能够灵活适用于不同的处理器。　　3、时序容错的过滤框架研究。针对纠错性能损失以及短路径时序约束修复开销问题，分析提取时序错误特征并将其分为三类:瞬态时序错误、重复时序错误、短路径时序错误。根据该特征分类，提出了一种基于动态多层次过滤的时序容错框架。通过多层次过滤对三类时序错误进行识别并针对性处理，当时序错误无法被当前层次处理时，会被过滤到下一层次进行识别与处理，直至被正确纠正，从而使各类时序错误能够在不同层次得到最优处理。该框架技术能够降低时序容错处理器的纠错性能损失以及短路径修复开销，所需的设计开销小，具有很好的扩展性。　　本文提出的核心技术共同支撑起时序容错体系，为抵抗电路延时偏差、进而提高近阈值处理器的能效奠定了理论与实践基础。