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微处理器、智能设备等电子产品的飞速发展,使得片外数据率达到Gbps的量级。以SerDes系统为代表的串行链路正成为高速数据传输的主流方式,锁相环作为SerDes系统中的关键模块,可以产生片内高速时钟同时也可为时钟数据恢复电路提供参考时钟。与此同时,电路工作系统中的高速率、大电流以及高频率等将会导致严重的电磁干扰现象,这将对电子产品的性能造成恶劣的影响。本文介绍了一种应用于SerDes系统的扩频锁相环结构,该结构基于小数分频锁相环来实现扩频的功能,可以有效降低芯片中的电磁干扰,进而优化电路的性能。本文介绍的扩频锁相环结构包括一个传统的小数分频锁相环,一个3阶的MASH 1-1-1Delta-Sigma调制器和一个三角波发生器。本文的研究目标为基于标准的SMIC 40nm MS/RF 1P8M CMOS工艺和锁相环与扩频时钟的基础理论,研究高速扩频锁相环电路的系统架构以及压控振荡器、高速分频器等电路模块的电路设计技术和实现方法,以满足高传输速率,高速网络传输对高质量时钟信号的需求。论文针对扩频锁相环电路,进行了详细的理论分析,建立了系统的数学模型和噪声模型,讨论了PLL电路的系统设计方案,确定了扩频锁相环的系统参数。完成了PLL电路的详细电路设计,并在设计时最大限度地考虑了电路的功耗和抖动性能,最后采用Spectre等仿真工具进行仿真验证。本文重点研究10GHz超高速串行收发器中扩频锁相环电路的设计与实现问题,围绕扩频锁相环的理论、模型、电路设计和仿真,进行深入的研究。本设计中,扩频锁相环产生向下扩频5000ppm,中心频率为10GHz的信号;调制波形为三角波,调制频率为31.25kHz;LC VCO在1.1V电源电压下的总功耗为11mW,在1MHz频偏处的相位噪声为:-100.53dBc/Hz。该扩频锁相环结构受到工艺参数变化的影响较小,电路实现相对简单,性能稳定,便于集成。