协处理器作为高速度和高精度的关键运算部件，其性能直接影响系统的浮点运算能力。本文的重点是协处理器算法、数据通道、控制通道及其模块的设计与研究。本文的研究成果已成功应用在与M80C287兼容的军用协处理器设计上。 本论文在综合考虑芯片的性能、时序、面积、功耗和工艺等约束条件下，从结构、算法、数据通道以及电路的具体实现等方面入手对协处理器优化设计。一方面浮点处理部件设计重点在于速度的优化，所以采用优化的高速算法，如浮点加法的Two-path、浮点乘法的BOOTH编码、浮点除法和平方根的SRT算法以及超越函数的CORDIC算法等。而另一方面控制单元的设计重点在于面积优化，故多采用PLA设计风格。最后建立测试模型，在测试平台上进行指令系统的仿真与验证。 笔者研究协处理器的设计技术，在浮点加法器中提出动态与静态结合设计进位链的方案以及前导零预测面积与速度的折衷方法；在微程序控制器的设计中提出一种协处理器微程序控制器的设计方法，并且给出其功能验证的测试平台。