通信与信息系统工程师普遍采用MATLAB中的系统仿真环境SIMULINK进行系统设计和仿真,然后将这样的系统结构交给IC工程师去实现;而IC工程师在实现这个系统的过程中往往采用硬件描述语言方式来继续设计。在这样的方案中,系统工程师和IC工程师各司其职,协同工作,有利于发挥各自的特长。同时,有很多厂商也开发了各种计算机辅助设计工具来支持这样的方案,使得这样的设计方案被广泛地采纳。但是对于控制逻辑部分的设计,目前还没有比较高效的辅助工具来完成系统工程师和IC工程师之间的交接。本文通过对案例进行分析,提出了一种对SIMULINK中Stateflow进行分析和转换的思路:即利用MATLAB自身提供的API将Stateflow框图转换为Verilog HDL描述。如果存在这样的转换工具,对于使用Stateflow设计的控制逻辑部分,系统工程师可以直接向IC工程师提供系统的RTL描述,省去了IC工程师在硬件描述语言上的编程工作,使得他能够将更多的精力放在后续的设计中。文中不但对当前的FPGA设计方案进行了介绍,还对Stateflow框图的特性作了详细的说明,另外,对转换工具的实现过程也进行了深入的阐述。此外,针对当前的设计日趋复杂化、各个模块连接关系的分析越来越困难和繁琐的特点本课题还设计了一个顶层网表分析工具。它可以对SIMULINK中顶层的各个模块之间的连接关系进行分析,并将分析的结果用Verilog HDL描述出来。文中对分析工具的设计也作了比较详细的介绍。