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时序抖动的最重要成因是电源噪声,电源完整性方面,已经可以提交出一个稳定的PDN以最大程度地降低电源噪声。然而,由于封装在高速系统中呈现出更大的电感性,几乎不可能在设计PDN时将高速接口中的电源噪声做到忽略不计。电源噪声直接引起系统内部时序源的抖动,不同的电路组件表现出对电源噪声不同的抖动灵敏度。因此,在高速I/O接口的设计和优化中,设法描绘芯片的电源噪声灵敏度曲线,并据此指导PDN的设计十分有意义。本文以改进锁相环的HSPICE电路模型为基础,对其电源轨道引入不同频率的噪声,通过分析输出信号