在高速串行RapidIO数据通信中,作为一种基于可靠性的开放式互连协议标准,RapidIO以其高效率、高稳定性、低系统成本的特点,为通信系统各器件间提供了高带宽、低延时数据传输的解决方案。由于时钟抖动、偏斜、队列间同步以及串扰噪声等各种非理想因素的影响,同时考虑到硬件开销,一般只传送数据信号而不传送与数据信号同步的时钟信号。为了保证接受端的数据同步问题,采用了时钟数据恢复电路(CDR)技术。本文在对RapidIO互联规范理解的基础上,根据RapidIO互连规范对CDR的性能要求,在0.13um CMOS工艺下设计实现了面向RapidIO应用的CDR关键电路。本文的主要工作以及创新之处包括以下几方面:1.通过对CDR的几种实现结构的研究和比较,以及考虑到设计中的速度、抖动性和稳定性的最大设计限度,本文采用了基于锁相环结构的CDR,结合相位选择插值技术和多重相位技术来实现时钟数据的恢复。2.考虑到环路的稳定性和速度,对鉴相器和电荷泵进行了设计改进,使鉴相器的死区和一般电荷泵的非理想特性得到很好解决,并通过Hspice模拟验证。3.对多相时钟产生机制的深入研究,设计了基于单端环形结构的振荡器,将3级结构和5级结构的VCO进行环路嵌套,实现八相等相位差的时钟信号,相邻两相相位差为π/4。4.遵循高速数模混合电路版图设计准则,完成了CDR核心模块的版图实现。电路的模拟结果显示该设计实现的CDR满足了串行RapidIO互连规范的传输要求。