近年在CMOS集成电路的研究中，多米诺动态电路以其速度快、后端版图面积小、功耗低等优点，被广泛应用于各种复杂逻辑电路的关键路径部分。但是，随着电路集成度不断的提高以及晶体管特征尺寸不断的缩小，多米诺电路的功耗越来越大。因此，如何降低电路的功耗已经成为CMOS多米诺电路设计与研究的重点。本课题基于32nm CMOS BSIM4模型，首先对不同工艺尺寸（32nm、45nm、65nm）下的单个MOS晶体管进行了比较，通过Hspice仿真得出了随着工艺尺寸的减小，电路中漏电流的变化趋势。然后设计出了32纳米CMOS多米诺基础逻辑单元电路，并对基础逻辑单元电路进行了优化：通过源跟随结构技术解决了多米诺或门噪声容限低的问题，得到的新P型多米诺或门的噪声容限比传统P型多米诺或门增大了66%；通过PN混合下拉网络技术解决了多米诺同或门输入端存在反相器的问题，优化后的多米诺同或门不仅简化了电路结构而且降低了电路的动态功耗和静态功耗，得到的新型同或门与传统同或门相比动态功耗降低了19%，最小静态功耗降低了80%。最后在这些新型基础逻辑单元电路的基础上，以Zipper电路的形式设计出了部分32纳米CMOS多米诺复杂逻辑单元电路，并对设计出的复杂逻辑单元电路进行了优化：通过双阈值电压技术使得检奇电路的最小静态功耗降低了62%；通过电荷自补偿技术，在数值比较器的N型逻辑块和P型逻辑块之间搭建了一条电荷自补偿通路，在预充阶段时电路的P型逻辑块可以直接对N型逻辑块进行充电，从而大幅度降低了电路的功耗，最终得到的新型数值比较器与优化前的数值比较器相比动态功耗降低了25%，最小静态功耗降低了42%。