随着半导体器件等比例缩小至深亚微米领域，器件的部分技术指标已经接近或者正在接近其固有的物理极限，小尺寸效应与可靠性问题限制了器件的发展，成为当前超大规模集成电路技术的主要挑战之一。改变器件结构是问题的解决方法之一。槽栅MOS器件被认为是深亚微米范围内具有应用前景的器件结构。本文从理论、工艺技术以及测试分析等方面对槽栅MOS器件进行了分析研究。 论文首先对槽栅MOS器件的性能及其内部工作机理进行了模拟研究和预测。分析了槽栅MOS器件区别于平面器件的根本因素——拐角效应。由于拐角效应能够较好地阻止漏端电势的横向扩展，因此槽栅器件能够较好地抑制阈值电压随着沟道长度的缩短而下降的趋势，亚阈特性退化有限，基本消除了漏感应势垒降低效应：并能抑制热载流子的产生，抗热载流子特性较好，而漏端驱动能力的问题，可以通过调整器件参数，优化器件结构得到改善。 器件建模有助于更好地表征器件特性。论文确定了表面电势同器件的结构参数、衬底掺杂浓度、偏置电压等参数之间的关系，得出了器件表面电势的解析模型，模型说明凹槽拐角决定了槽栅MOS器件拐角效应的结果，较大的凹槽拐角导致了较低的表面电势，故拐角效应越显著。而阈值电压的解析模型则反映了阈值电压随结构参数变化的情况，并采用电荷共享模型，对槽栅器件的阈值电压进行了分析，同样得出结论：槽栅MOS器件需要一个较大的凹槽拐角。电流模型对槽栅器件的电流进行了定性分析。槽栅MOS器件的结构导致了较大的寄生电容，电容模型体现了寄生电容同样与凹槽拐角关系密切，凹槽拐角增大，器件的寄生电容越小，截止频率增大。 针对测试需要，设计了槽栅MOS器件的测试版图，包括单管测试结构、工艺检测图形等。槽栅MOS器件可调的结构参数较多，论文对与工艺相关的结构参数，如衬底杂质浓度、沟道掺杂浓度、负结深以及凹槽拐角等对器件特性的影响进行了分析。结果表明，凹槽拐角增大，负结深增大，以及沟道和衬底杂质浓度的升高，都能够导致拐角效应的增强，使器件的阈值电压升高，抗热载流子能力增强(高衬底掺杂浓度除外)，但器件的漏极驱动能力有所降低。 槽栅MOS器件结构特殊，但制备工艺相对简单，没有过多的附加工艺。论文介绍了详细的槽栅MOS器件制备工艺流程，重点讨论了关系到器件制备成功与否的关键工艺：超浅结的注入、电子束光刻、凹槽的反应离子刻蚀、牺牲氧化层的生长与去除以及超薄栅氧化层的生长。由于现有工艺采用的是套刻工艺，因此器件覆盖电容较大，可以通过化学机械抛光的方法去除硅表面的多晶硅材料，仅保深亚微米槽栅MOS器件的理论及实验研究留凹槽内的多晶硅作为栅电极。工艺分析得知，抛光后所得器件源、漏区的覆盖面积明显减小，覆盖电容也较小。槽栅MOS器件主要性能(包括器件的阈值电压、跨导、亚阈斜率、输出特性以及可靠性相关的应力退化特性等)的测试结果表明，槽栅工艺制备的：MOS器件具有与平面工艺器件可比的静态参数指标，衬底电流也小于相同条件下的平面MOS器件，但存在着器件寿命较短的问题，问题的解决有待于槽栅工艺的完善以及相关参数的进一步优化。对不同的失效槽栅MOS器件的分析表明，凹槽的刻蚀和栅氧化层的生长是关系到器件性能的重要工艺步骤。