随着集成电路工艺尺寸的降低和集成密度的增加，功耗问题已成为制约集成电路发展的一个主要因素。近似计算提供了一种新的以精度为代价实现低功耗设计的方法，在数字信号处理、机器学习、模式分类等可容错的应用中，关键电路的近似设计可以有效降低功耗而不影响应用效果。乘法器作为处理器的核心部件，其功耗的大小对整个处理器的性能具有决定性意义。冗余二进制（Redundant Binary,RB）乘法器与普通二进制（Normal Binary,NB）乘法器相比，其部分积累加具有连续进位无关的良好特性可以设计出高速高性能的并行乘法器，因此对RB乘法器做近似设计可以有效改善系统性能。　　本文提出了一种近似逻辑设计（Approixmate Logic Design,ALD）工具，该工具采用误差矩阵来分析近似设计的计算误差，通过近似电路对应的晶体管数目来评估其硬件复杂度，所提出的ALD工具可以给出在约束条件下最优的近似电路设计方案。基于RB乘法器的部分积产生、压缩、得到最终积等三个关键模块，利用所设计的ALD工具提出了两种近似修正Booth编码，两种近似RB压缩器，一种近似RB-NB转换器设计方案，设计了一种采用近似和精确规整部分积阵列来满足不同精度要求的方案，采用近似因子p来调节近似乘法器的计算精度，在此基础上设计了四种计算精度可调的近似RB乘法器。　　论文完成了RB乘法器从各个模块到整体近似设计的硬件复杂度评估及误差分析。采用Verilog HDL完成硬件设计，通过Design Complier工具进行综合得到硬件性能指标，误差分析通过C++建模仿真得到。测试结果表明所设计的8×8位，16×16位，32×32位近似RB乘法器与精确乘法器相比功耗更低、延时更短、面积更小。综合考虑硬件复杂度和计算精度，本文设计的近似RB乘法器性能优于已有近似乘法器，尤其在延时和计算精度方面。最后将本文设计的近似RB乘法器应用于图像处理、FIR滤波器和K均值聚类中，验证了本文设计的近似RB乘法器的可靠性及其在可容错计算领域较高的应用价值。