随着科技的发展,现代电路的工作频率也越来越高,锁相环(Phase—LockedLoop:PLL)电路作为频率合成器的实现方式已经成为现在电子系统中必不可少的关键电路。本文围绕电荷泵锁相环的理论、模型和设计,进行了深入的研究。设计了锁相环的各部分电路模块,在传统电路结构基础上对其中的积分电路和压控振荡器(VCO)进行了改进,获得了较好的性能指标。具体研究内容如下。　　 本文首先介绍了锁相环的基本结构和工作原理,并详细分析了锁相环系统中的各个关键模块。在三阶电荷泵锁相环的线性模型基础上,建立了四级线性模型,利用闭环根轨迹法分析环路的稳定性。在此基础上,提出了环路参数的设计方法。并采用基于环路噪声参数模型和基于性能指标的噪声参数模型来估算整个环路的相位噪声。分析并设计了高性能的全差分电荷泵,使得充放电电流实现精确匹配,从而很好的抑制电流失配所产生的控制电压的纹波,为了防止共模噪声漂移还加入了共模反馈模块。对构成锁相环关键部分的振荡器电路进行了研究,设计了一种基于交叉耦合延时单元所构成的可选负载的环形振荡器,有效解决了在极端工艺角下增益曲线无法覆盖中心频率问题。然后设计了一种新的gm-C的积分电路,使VCO能实现粗细双调。积分器能够检测出差分细调端控制电压和参考电压的不同,通过积分,缓慢地改变粗调控制电压进而调节VCO的特性,使得细调控制电压与参考电压相等。最后,在0.13um CMOS工艺下,利用Cadence仿真软件对锁相环各功能电路和系统电路进行仿真,仿真结果表明,系统锁定时间为2.5μs,细调范围为985.1MHz～1.014GHz;粗调范围为917.57MHz～1.21GHz,在1MHz频偏处相位噪声为-107dBc／Hz,性能达到了预期的效果。