本文主要研究的是Sigma-Delta ADC中数字电路部分抽取滤波器的实现与测试。本文的课题背景是陀螺系统中高精度Sigma-Delta ADC的应用,在陀螺系统中,ADC负责将模拟信号转化为数字离散信号,其精度大小对整个系统的精度起到至关重要的作用,而数字抽取滤波器是Sigma-Delta ADC的重要组成部分。因此,对高精度低功耗数字抽取滤波器的设计研究意义重大。本文的CIC滤波器采用了置换原则,将其结构进行置换,降低了差分电路的工作频率,减少了功耗。寄存器数量也大大减少,达到了减小面积的效果。在传统的128倍降采样滤波器设计中,通常采用3级级联的滤波结构。本文为了进一步减少面积与功耗,对该结构进行了改进,采用一种无乘法器的CIC补偿滤波器,与传统结构的补偿滤波器相比,其面积减少了一个数量级。但该补偿滤波器并不能满足抗混叠作用,因此在补偿滤波器之后增加一级半带滤波器进行抗混叠滤波,半带滤波器所用资源仅为原CIC补偿滤波器的一半。因此,本文改进的四级级联128倍降采样滤波器面积更小、功耗更低。测试结果表明,在满足设计精度的条件下,该结构节省了10%的芯片面积。本文的128倍数字抽取滤波器的主要参数指标为信号带宽1KHz,通带纹波0.01dB,阻带衰减100dB,本底噪声-130d B,输出数字信号位数为24bit。本设计经过了matlab行为级仿真,modelsim软件前级仿真,DC综合,并使用Synopsys公司的SOC Encounter工具进行布局布线,采用0.35μm CMOS工艺,以及PT静态时序工具进行时序分析,最后进行后仿真。此外,本文的设计还经过了FPGA的验证,并用逻辑分析仪进行测试,测得本设计的有效位数达到19.6bit。