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本文主要研究了基于32位开源微处理器0R1200的实时操作系统硬件加速器SoC系统的优化设计及ASIC实现,对设计中的FPGA原型转换方法,逻辑综合、形式验证与静态时序分析流程,布局布线、电源网络分析与设计方法,时钟树的设计及物理验证方法做了分析与讨论,并在此基础上完成实时操作系统硬件加速器SoC系统的后端实现工作。实时操作系统硬件加速器的SoC系统,以wishbone总线互连规范集成开源32位微处理器0R1200、自主研发的实时操作系统硬件加速器RTA、片外NOR Flash接口、SDRAM控制器、SD卡接口、SPI Master控制器、UART控制器、AES加解密模块、网络接口与GPIO控制器。在ASIC实现过程中首先完成了基于FPGA的SoC系统原型的优化工作,采用二级总线结构,从系统架构上为系统的低功耗设计提出解决方案,同时为系统后续开发升级提供了更多的应用扩展接口；在后端物理实现中,形式验证、动态仿真、静态时序分析相互补充,保证每个阶段转化的一致性；在电源网络部分,提出采用双电源环及双电源条的策略来进行芯片的电源网络的具体实施,避免了在物理验证中DRC对线宽检查违例的slot修复,提高了系统芯片供电网络的稳定性。实时操作系统硬件加速器SoC芯片采用SMIC 0.18um 1P6M工艺,IO工作电压3.3V,核心工作电压1.8V,核心工作频率100MHz,综合后芯片规模约为100万门,MPW流片面积2.5mmx5mm。芯片从SMIC(中芯国际)成功流片,采用QFP208封装进行板级测试。经实际验证测试,实时操作系统硬件加速模块加速效果与FPGA验证一致,在RTA的支持下,操作系统任务中断响应时间可降低85.8%,加速效果明显,SoC系统其它接口模块均验证测试通过。系统在典型工作状态下,核心功耗约为219mw。整个系统的ASIC设计实现达到了预期目标。