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随着视频处理、音频处理和无线通信产业的迅猛发展,高速高精度的模数转换器(ADC)得到了广泛应用,而流水线模数转换器以其较高的分辨率和较高的速度更是得到青睐。伴随着数字芯片依摩尔定律的不断发展,流水线ADC性能的提高极大程度的依赖于数字电路的改进,如比较器失调电压误差、放大器增益误差和电容失配误差都可以通过数字校正电路进行校正。本文主要对流水线ADC子ADC(Sub-ADC)的比较器失调电压误差、子DAC(Sub-DAC)的电容失配误差和放大器的增益误差进行详细分析,并给出了其误差来源和对转换电路输出结果的影响。上面三种误差对系统性能的影响会随着级数的增加而逐级减少,所以电路中的第一级结构尤为重要。基于1.5位每级流水线结构,本文研究解决了2.5位每级的结构,这样的结构选择更适合于高精度流水线ADC架构,这样的结构设计也可以大大减小电路设计的复杂度,节省生产成本和设计时间。2.5位每级子ADC的误差可以达到1/8Vref,误差小于1/8Vref时其误差可通过校正电路进行校正。本文应用Matlab中的Simulink对理想的12位流水线ADC进行分析,误差模型中级间增益误差为2%、电容失配误差为0.1%,从仿真结果可以看出电容失配误差对流水线性能的影响非常突出,甚至是决定流水线ADC性能的关键因素。基于电容失配误差的重要性,本文特别针对电容元件失配误差给出了一种新型校正算法。基于对流水线ADC中多位DAC电容元件失配的分析和研究,本文采用了一种全数字后台校正技术,此技术不需要中断正常的模数转换过程,通过对每级全并行(Flash)ADC的数字输出进行重新编码,使得DAC噪声被整形为白噪声,提高其无杂波动态范围(SFDR);然后再通过DAC噪声消除技术,使得DAC噪声从信号带内被消除。针对这种数字后台校正算法,使用Matlab中Simulink进行建模与仿真。仿真结果表明,当输入信号为-5dB&6.25MHz,采样频率为100MHz时,理想情况下流水线ADC的信噪失真比(SNDR)为72dB,SFDR为86dB,精度为12位。但是由于DAC中电容元件失配,SNDR和SFDR只能达到59dB和68dB,有效精度降至10位左右,远远不能达到实际应用所需的性能要求。通过对前三级采用动态元件匹配(DEM)技术和DAC噪声消除(DNC)技术进行数字校正,SNDR可提高至71dB,而SFDR可达到85.9dB,有效精度可以提高至12位,满足实际应用时的性能要求。通过设计结果分析可知,所讨论的数字后台校正技术使得流水线ADC的SFDR指标和SNDR指标都得到了很大的改善,同时使得流水线ADC中模拟电路部分的设计以及工艺元器件的精度要求较为宽松,极大地缩短了模拟设计部分的设计周期,降低了模拟部分的功耗和面积。