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越来越多的实际通信系统都使用多参数的QC-LDPC码作为信道编码方案，以支持在码长和码率上的灵活性。但是传统的译码器结构只能支持一种参数的QC-LDPC码。针对此问题，论文研究了一种基于QC-LDPC码基矩阵的译码器结构，采用归一化最小和译码算法，通过Verilog HDL语言，设计了能够满足通信系统中各种不同的服务需求和信道干扰情况的参数可配置的LDPC码译码器。以现有某通信系统为研究背景，首先对多种参数的QC-LDPC码在AWGN信道下，采用MSK调制方式时的误码率性能进行了仿真。通过对比分析几种译码算法的性能和硬件实现复杂度，最终确定了适合硬件实现的译码算法及译码迭代次数。根据课题研究背景论文采用部分并行译码方案实现参数可配置的译码器。同时，为了配合数据处理单元，信息存储结构的安排和QC-LDPC码基矩阵是一致的，这种结构称为基于基矩阵的结构。根据这种结构及译码算法流程，使用Verilog语言设计了主要功能模块的硬件结构，并且通过时序仿真验证了各个模块的设计。最终将MSK调制解调器、LDPC编译码器联合，搭建了基于ModelSim软件的测试平台，并对系统性能进行了测试，通过对测试结果和理论仿真的对比，验证了论文设计的译码器结构的有效性。另外，为了测试参数可配置的译码器在实际硬件系统中的可靠性，我们按照同样的方法实现了一种占用硬件资源比较小，能够同时支持三种参数的QC-LDPC码译码器，并设计了基于FPGA的硬件测试系统对其进行了性能测试。最后，针对多元LDPC码译码器硬件实现复杂度高的问题，我们以四元LDPC码为例，给出GF(4)上译码器的整体结构及主要功能模块的硬件设计方案。