近年来，随着微电子技术的高速发展，数字图像压缩编码技术的逐渐成熟，实时图象处理在多媒体、HDTV、图像通信等领域有着越来越广泛的应用，图像压缩／解压的IC芯片也已成为多媒体技术的核心，实现这些算法芯片的研究成为信息产业的新热点。 本文基于FPGA设计了JPEG图像压缩编解码芯片，通过改进算法优化结构，在合理地利用硬件资源的条件下，有效地挖掘出算法内在的并行性。在JPEG编码器设计中，改进了JEONG的DCT变换算法，采用流水线优化算法解决时间并行性问题，提高了DCT／IDCT模块的运算速度；设计了基于查找表结构的定点乘法器，便于在设计中共享乘法单元，以适应流水线设计的要求；依据Huffman编码表的规律性，采用并行查找表结构，用较少的存储单元完成Huffman编解码的运算，同时也提高了编解码速度。在JPEG解码器设计中，根据Huffman码字本身的特点和JPEG标准，设计了一种Huffman码字分组结构，基于该结构提出分组Huffman查找表及地址编码的设计方法，进而完成了新的快速Huffman解码算法及其模块设计。 整个设计及其各个模块都在ALTERA公司的EDA工具QUARTUSⅡ平台上进行了逻辑综合及功能和时序仿真。综合和仿真结果表明，基于FPGA的JPEG图像编解码芯片消耗很少的FPGA硬件资源，达到了较高的工作频率，在速度和资源利用率方面均达到了较优的状态，可满足实时JPEG图像编解码的要求。 在逻辑设计的基础上，该设计可以进一步作硬件仿真和实验，将源代码烧录进FPGA芯片，作为独立器件或有自主知识产权的JPEG IP模块，应用于可视电话、手机和会议电视等低成本JPEG编解码系统的实现。