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随着半导体工艺的不断改进,利用已有的知识产权(Intellectual Property)核在片上系统(System on Chip)上进行大规模的集成电路设计的技术得到了迅速的提高。片上总线是实现各个IP核之间的互联的重要手段。AXI4(Advanced eXtensible Interface)总线作为ARM公司最新的总线规范,因其特有的交叠传输、乱序传输等机制,已成为业界片上总线的首选及学术界的研究热点。目前市面上的AXI4总线互联模型在兼容低速设备和传输效率上存在不足。因此,研究低成本、低延迟和易扩展的高性能AXI4总线IP核互联模型具有重要意义。本文旨在设计一款由CPU、AXI4总线、SPI和UART等多个IP核组成的互联模型,通过设计AXI4主机转接口和扩展3条ARMv4自定义指令实现CPU与AXI4总线的互联;通过设计支持AXI4协议的从机转接口,克服APB转换桥的不足,使AXI4总线可与多个从机同时进行支持流水线操作的全双工通信,可以大幅度提高模型的带宽和数据传输效率;本文采用Verilog硬件描叙语言完成模型的前端设计,充分利用FPGA并行性的优势,CPU在模型进行数据传输的同时可以执行其它指令,具有很高的指令执行效率。另外,本文制定了比较全面的验证目标、验证平台和测试方案,通过编写大量的指令测试程序,从Modelsim仿真和板级验证两方面完成了本文互联模型的功能验证和性能测试。通过测试表明,本文设计的基于AXI4总线的IP核互联模型的功能正确并且性能突出,具备极强的实用性和稳定性。与同类AXI4互联模型相比,该模型具有可移植性强、传输效率高、接口开放易于拓展的优点。另外,由于本课题自行研究设计的IP核不需要企业授权,使用成本会大幅降低,可以应用到产品的设计中从而获得市场利润;同时也可以作为国内研究人员在SoC设计和验证方面的技术参考,从而缩短研制各种功能的SoC芯片产品的时间,对于国产SoC芯片的设计和验证有深远的推动意义。