随着半导体工艺技术的进步,片上集成多个处理器已经成为可能。与单核处理器相比,多核处理器(CMP, Chip Multi-Processor)由于其在系统吞吐率、功耗效率、扩展性等方面的优势,已成为主流体系结构。多核下,应用访存行为多样、片外访问带宽有限,“存储墙”问题变得更加严重。片上存储系统特别是最后一级Cache(Last Level Cache,LLC)作为缓解“存储墙”的重要技术手段,其管理机制已成为影响多核处理器性能的关键因素之一。Cache替换策略的解析模型是Cache管理优化中的重要课题,与使用模拟器模拟的方法相比,解析模型具有计算速度快、可预测多种访存特点下替换策略的性能、可以针对不同应用特点进行相应的优化、可定量分析替换策略中各因素之间作用关系等优势,对于CMP片上存储系统的管理与设计有着十分重要的理论指导意义。本课题针对目前多核Cache管理机制研究中动态插入策略应用广泛却缺乏相应理论模型支撑的问题而展开,主要取得以下研究成果:1建立了Cache动态插入策略性能评价模型—DIPM(Dynamic Insertion Policy Model)。多核下,LRU策略对LLC逐渐失效,动态插入策略在LLC设计中应用广泛,但存在着插入位置选取缺乏理论指导、性能改善有限等问题。针对此问题,本文提出了动态插入策略性能评价模型DIPM。DIPM以应用的循环序列分布为输入,采用Markov链对数据块在Cache中的行为进行建模,可预测多种动态插入策略下应用的Cache失效率,进而选择最优的动态插入策略以指导Cache优化。2提出三种DIPM模型计算加速方法,使模型具备可计算性。目前已有Cache替换策略模型计算复杂性都为指数级,为实现模型的快速计算,本文证明了动态插入策略的命中率定理,并将其应用至模型加速中;然后对模型的状态空间树进行了分析,使用动态规划思想对其进行计算加速;整体失效率计算中采用了3-Max策略对模型进行了加速。通过以上加速技术,模型的计算复杂度由指数级降至多项式级。3采用Simics模拟器在SPEC2006测试程序集上对DIPM模型准确性进行了评价并对模型误差进行了分析,结果表明,模型误差较小,平均误差为-0.4%,最大误差为6.99%。