视频编码是采用压缩技术对帧内、帧间图像编码及熵编码等环节进行去相关性操作,减少图像中的冗余信息,实现高信息量图片的低数据量存储和传输。因网络视频的广泛应用,视频压缩技术也得到了快速发展。联合视频组于2003年发布的H.264标准因其具有较高的压缩比和优异的网络亲和性而受到人们的广泛青睐,该标准的硬件实现一直是视频研究领域的热点。本文以H.264标准的基本档次的帧内预测解码为研究对象,对H.264的帧内解码原理进行深入研究,设计了宏块级的帧内解码硬件电路。采样格式除了 42:0外,还涵盖了 4:4:4和4:2:2格式,可为日后进行主要档次和扩展档次的研究做好准备。本文使用模块化的设计技巧实现帧内解码系统,通过二级状态机来实现模块和模块之间的时序控制;通过复用Plane模式下的运算单元来实现多种采样格式的帧内解码,有效降低了硬件资源的开支。同时,层次化设计存储器模块,采用窗口化的移动来实现对存储器中参考像素的读写,并且以4X4小块为基本运算单元,将17种不同的预测模式运算单元合并成10种情况实现。本设计采用VerilogHDL语言进行硬件电路设计,用ModelSim6.6d软件进行功能仿真验证。将设计的硬件解码结果与通过JM参考模型软件解码结果进行比较,验证系统功能的正确性。最后,对本设计的代码进行基于SIMC的0.18μm工艺的DC综合,综合优化得到本设计的时钟可以达到的频率为150MHz,能够满足1080P格式(1920×1080,60帧/s,,多种压缩格式)视频序列的实时解码要求。本文在设计中的创新与特色主要体现在以下三个方面:(1)采用基于4X4小块为基本单元进行硬件设计,所有预测算法都是在这基本单元里进行处理,通过预测模式的不同而选择不同的参考像素和复用单元进行预测和像素的重建,降低了硬件的资源消耗,有效节省了面积;(2)实现了不同采样格式下的帧内解码,优化了亮度预测和色度预测下Plane模式的算法,并且提出了一种Plane模式下的复用结构,并对该模式进行预处理,提高了帧内预测解码的效率;(3)采用三级流水线二级状态机结构、亮度和色度串并行交替解码等方案实现像素预测和重构。实现的帧内解码器支持QCIF、CIF、720P和1080P等格式的实时解码,具有较好的灵活性和通用性。