随着信息化时代的到来,人们对于信息量的需求不断增长,快速稳定的通信系统对于人们的生活变得越来越重要,也成为人们研究的热点。通信系统内部离不开时钟,而要得到稳定的满足需求的时钟信号,最常用的就是用锁相环电路产生。锁相环用途很广,可以实现倍频,分频,抑制数据漂移,频率跟踪,抖动滤除,以及时钟和数据的恢复。锁相环的性能的好坏直接影响其输出时钟信号的质量,低噪声、高频率以及快速锁定的锁相环已成为研究人员普遍追求的目标。本文研究的锁相环是用于SerDes的串行发送器中的一个重要模块,此串行发送器工作时,一般配合接收器芯片共同使用,发送器在发送数据时,将并行数据转换为一个高速串行差分数据流输出,同时也能作为接收端,接收发送端发送的信号。本次设计的模块主要用于产生内部时钟信号,协助完成数据的并串转换。其设计是采用带有电荷泵的自偏置锁相环来完成的,自偏置锁相环是锁相环的一种,不同的是它不需要单独的外部偏置模块,内部的偏置电路便可为电荷泵与压控振荡器提供偏置电流。本次设计的自偏置锁相环的环路带宽可以跟随频率的变化,实现频率跟踪功能。研究过程中,首先分析了二阶、三阶锁相环的电路原理、组成模块以及线性数学模型,总结出锁相环的一些主要环路参数对锁相环性能的影响,并在针对如何改善噪声性能、提高环路稳定性、减小锁定时间等方面做了研究。在电路设计时,合理调整电路结构,消除了电路中死区效应;通过合理设计环路滤波器参数解决了稳定性问题。电路加入了初始化电路减少了锁定时间,并保证了压控振荡器的正常起振;设计了自偏置电路来解决电荷泵和压控振荡器的偏置问题;利用计数器原理,设计出占空比为50%的七分频电路。最终使整个电路实现输出信号频率七倍于输入参考信号的频率。在仿真验证过程中,首先对设计的各子模块电路进行了仿真验证,又对整个电路做了整体仿真验证。利用VerilogA对其进行整体环路建模,验证了其稳定性。根据锁相环传递函数推导出各子模块噪声传递函数并通过仿真得到各模块的噪声,用Matlab拟合出总的噪声曲线。最后对整个电路的版图进行合理设计布局,并进行后仿真验证。本设计采用SMIC 0.18um CMOS工艺,实现了最大抖动小于90ps,锁定时间小于12us,功耗小于50mW。相位裕度60度左右,具有较好的噪声性能。