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本文对SOC的测试结构和基于内建自测试的系统芯片级测试方法进行了探讨。提出了一种改进的安全控制测试环单元的设计，相比于其它的测试环单元，该测试环具有快速，安全的特点，不影响电路的故障覆盖率，同时可减少测试时的功耗。论文提出内建自测试IP核的概念，并且完成了一种内建自测试IP核的架构设计与模块设计。在内建自测试IP核的架构设计中主要包括以下几种机制：变长可重复播种机制，IP核级随机测试图形共享机制，TAM测试访问机制，芯片级测试资源调度与控制机制，可复用BISTIP核本身的测试机制。其中变长可重复播种机制和IP核级随机测试图形共享机制可以用来减少SOC的测试时间。而测试访问机制则以我们提出的改进的安全控制测试环单元为基础，采用了一种基于三态总线的测试结构。BISTIP核中的芯片级测试资源调度与控制机制则可以通过外部的测试指令完成对SOC中各IP核或用户定义逻辑(UDL)的测试行为进行调度和控制。同时考虑到在生产制造过程中BISTIP核模块本身也可能存在故障，因此首先使用扫描测试的方法对BISTIP核进行测试，在确认BISTIP核无故障的前提下再启动BISTIP核对整个SOC进行测试。在架构设计的基础上，采用参数化的设计方法完成了BISTIP核的模块设计。在一种典型配置下，使用SMIC0.18um工艺库对其进行综合，整个BISTIP核约为12000门。论文最后对变长可重复播种和IP核级随机测试图形共享这两种机制的基本原理和具体应用方法进行了细致的讨论，并利用ISCAS85和ISCAS89等标准测试电路进行实验仿真。实验结果表明这两种方法均能有效地降低测试时间，其比例分别达到28.6％和33.79％。