延时锁相环(Delay Locked Loop,简称DLL)与锁相环(Phase Locked Loop,简称PLL)相比,稳定特性更好,时钟抖动更低,因此得到了广泛的应用,本文就DLL在高性能时钟产生器的应用上进行了研究,采用CMOS工艺设计了基于DLL的多相位时钟产生器。传统DLL由于在宽频率工作范围中存在无法锁定以及谐波锁定的问题,从而使DLL的工作频率范围受限,为了克服上述问题,首先,分析了传统DLL的工作原理及问题存在的原因;然后,设计了一种新结构的DLL,在传统DLL结构中加入了启动控制模块和新结构的鉴相器,使DLL环路滤波电容的电压在电源上电时上拉至电源电压,新结构鉴相器把DLL整个锁定过程分为粗调和微调两个阶段,粗调阶段克服了传统DLL中的无法锁定和谐波锁定问题,而且减小了DLL的锁定时间,并用Verilog-A对新DLL结构建模,论证了新结构的可行性;在电路级设计中,从电路结构上进行优化,做到了功耗、面积与性能的折衷,设计了高性能的电荷泵,减小了充电电流和放电电流的失配,从而减小了DLL的锁定误差,压控延时单元(Voltage Controlled Delay Line,简称VCDL)采用差分输入和差分输出的结构,从而提高了DLL的抗噪声性能。基于DLL的多相位时钟产生器能输出8相位时钟,相邻时钟间隔为45度,采用GSMC 0.13微米1P7M CMOS工艺制造,工作电源电压为1.2V,版图面积为265μm×214μm。仿真时考虑了工艺角的变化,电源电压在额定值1.2V基础上变化10%,温度从-40度变化到125度,在输入频率范围300MHz-500MHz,DLL锁定时间小于3μs,锁定误差小于10ps,时钟抖动小于10ps,占空比误差小于5%,即2.25度,总功耗小于3mW。