随着计算机和通讯技术的迅猛发展,D类音频放大技术的重要性日益突出,它被广泛地应用在许多消费类产品中,如平板显示器、PDA以及移动电话等。随着对产品性能的要求不断提高,人们对音频放大器性能的需求也越来越高。本文对一种基于Σ-Δ噪声整形技术的D类音频功率放大电路进行了设计与实现。其核心模块为过采样Σ-Δ的数模转换器,过采样滤波器,模拟H桥驱动及模拟低通滤波器。其中由数字电路实现的DACΣ-Δ调制器和过采样滤波器可充分利用现代VLSI的高速、高集成度、低成本等优点。本文重点研究了音频放大电路中数字电路部分,即DACΣ-Δ调制器和过采样滤波器的设计与实现,主要是Σ-Δ调制器的设计与实现,因为在D类音频放大电路中,不仅仅要考虑到信噪比并且要考虑到翻转率,所以Σ-Δ调制结构是该电路的重中之重。为了用更少的面积来实现较高的信噪比(SNR)并且拥有较低的翻转率,DACΣ-Δ调制器选用1bit单环结构,通过切比雪夫Ⅱ高通滤波器逼近来求解系统参数,并优化系统零极点,以解决1bit单环结构Σ-Δ调制器中输入信号动态范围和系统稳定性之间的矛盾。系统中过采样滤波器分为插值滤波器和疏状滤波器(CIC)。过采样滤波器采用多级化实现,有效地减少了滤波器的存储量和运算量;在插值滤波器组中,采用了FIR滤波器的多相结构实现FIR插值滤波器。针对本项目中电路时序比较容易满足,而对芯片面积有较严格要求的特点,采用了多种方式来优化电路面积:左右声道数据处理共享组合电路;滤波器实现采用顺序执行方式,并合理安排乘累加单元处理信号的时序,实现左右声道和多级滤波器之间能最大化共享乘累加单元。本电路设计支持44.1k与48k以及他们分别对应的共6种采样率,数字音频的位数可以是16位至21位,并支持I2S、DSP、左对齐、右对齐四种数字音频接口。经过系统设计,RTL代码编写,DFT设计,FPGA验证,综合,布局布线,静态时序分析和时序验证等流程,最终提交数字电路版图,并采用SMIC 0.18μm标准CMOS工艺流片。该芯片测试结果基本达到预设指标。