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移动互联网技术在最近几年迅猛发展,其导致微处理器与片上系统对静态随机存取存储器(Static Random Access Memory,简称SRAM)的要求变得越来越高。然而,由于等比例缩小技术的深入发展,芯片的工作电压变得越来越低,其工艺变化亦随之增加。工艺变化的增加严重影响系统的性能,例如增加了SRAM时序控制电路技术的时序裕度,进而降低了SRAM的工作速度,同时增加了SRAM的功耗。为解决这个问题,本文对SRAM时序控制电路技术在低电源电压条件下工作进行深入研究。本文的主要工作如下：首先对SRAM的电路结构与工作原理进行介绍,并比较反相器链延迟技术与传统复制位线技术的时序优化效果。然后讲述现有的几种新型复制位线技术,包括可配置复制位线技术、多级复制位线技术、数字复制位线延迟技术、多级并行复制位线延迟累加技术以及双复制位线延迟技术,并对现有复制位线技术的电路结构与工作原理进行介绍。分别对每种复制位线技术的电路结构在小同工艺角下进行蒙特卡罗仿真,并对现有复制位线技术的时序优化效果进行比较,同时指出现有复制位线技术存在的一些问题。最后,本文提出一种降低SRAM灵敏放大器使能(Sense Amplifier Enable,简称SAE)时序变化的8T双数字复制位线延迟技术(8-Transistor Dual Digitized Replica Bit-line Delay Technique,简称8T DDRBD),该技术将双复制位线延迟技术与数字复制位线延迟技术进行结合,将两种技术的优点集成到一起。除此之外,本文提出一种新型8管复制单元。通过蒙特卡罗仿真验证,8T DDRBD技术有效地将SAE的时序变化降低到一个很低的水平。与传统复制位线技术相比,在台积电65nm CMOS (Complementary Metal Oxide Semiconductor)工艺SS工艺角下,当电源电压与温度分别是0.7V与125℃时,该技术的SAE时序变化降低71.8%,其周期时间改善25.4%。