【摘 要】
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该文对高速、低精度的折叠内插式(Folding and Interpolating)结构的CMOS ADC的设计技术和设计难点进行了详尽的分析,总结归纳了每一难点相应的解决方案,并针对100MPHY的系统
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该文对高速、低精度的折叠内插式(Folding and Interpolating)结构的CMOS ADC的设计技术和设计难点进行了详尽的分析,总结归纳了每一难点相应的解决方案,并针对100MPHY的系统要求,实际设计了一个6Bit 125MSPS的折叠内插式CMOS ADC.该ADC完全采用I0.25um 2P4M CMOS工艺实现,用2.5V单电源供电,静态功托175mW,输入电容6pF,DNL、INL分别为0.7LSB、0.7LSB,当输入信号频率为30MHz、采样频率125MHz时,SNDR为32.8dB,版图有效面积为1.2×1.0 mm<2>.其性能已超过近期发表的大部分类似结构ADC的性能.
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