【摘 要】
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LDPC码是一种逼近Shannon容量限的好码,具有很大的应用前景。准循环LDPC(QC-LDPC)码在编、译码上的实现难度比其它类型的LDPC码更简单,纠错性能也比较优异,所以多用于硬件实
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LDPC码是一种逼近Shannon容量限的好码,具有很大的应用前景。准循环LDPC(QC-LDPC)码在编、译码上的实现难度比其它类型的LDPC码更简单,纠错性能也比较优异,所以多用于硬件实现。本文主要工作是基于FPGA设计并实现一种高速的QC-LDPC译码器。传统的半并行译码方案是为校验矩阵中的每个循环矩阵分配独立的运算单元,本文设计的结构是将循环矩阵划分成更小的矩阵,然后为每个更小的矩阵分配独立的运算单元,以此获得更高的吞吐量。本文使用CCSDS标准中推荐的(8176,7154)QC-LDPC码型验证我们的设计方案,验证方案中的译码算法使用修正最小和算法(Modified Min-sum Algorithm,MMSA)。本文详细描述了该验证方案的系统设计结构,然后详细描述了各个功能模块的设计方案,最后该验证方案在Xilinx公司的ISE平台上结合Synopsys公司的Synplify综合工具和Mentor Graphics的Modelsim仿真工具上测试通过。
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