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随着现场可编程门阵列(FPGA)技术的飞速发展,其应用领域不断拓宽,集成电路的工艺水平已经进入纳米范畴,芯片结构的设计愈加复杂、规模日益庞大。与此同时,也对计算机辅助设计(CAD)软件的协同处理能力提出了更高的要求。打包模块作为FPGA的CAD软件中一个重要的组成模块,作为逻辑综合模块与布局布线模块的桥梁,对整套软件的性能起到重要的影响。本文在基于65nm的SOCFPGA芯片对打包模块进行研究与设计时,对如何提高打包模块对复杂FPGA硬件架构的适用性与通用性作了探讨,同时,提出了适应复杂硬件结构的时序驱动打包模块算法,最后通过一系列测试结果证明本文的设计实现所具有的理论与实用价值。对于现代SoC FPGA的复杂硬件架构,.本文依据CSP图匹配算法的思想对打包模块进行了实现,由于算法具有非常高的通用性与灵活度,并能保持与硬件一致的更新速度,能够大幅度提高打包模块的普适性。本文还根据硬件提供的逻辑资源设计了合理的打包配置电路,完成了基于SoC FPGA芯片的打包流程,并通过大批量测试实例的功能仿真与流程测试验证,证明了打包模块的对该芯片硬件结构的支持性。对于软件实现中,本文设计了打包过程中对电路的优化策略。本文在处理配置电路的打包之前,对电路网表进行了规整性优化,将用户电路中使用的高级逻辑资源优化成较为统一的电路形式,有效地减少配置电路的数目,提高打包软件的执行效率。同时,为了进一步优化电路的面积,本文采取了压缩寄存器的优化策略,对网表中满足线网约束条件的寄存器进行了压缩的操作,提高了打包结果的资源利用率。在打包模块的时序分析方面,本文提出并实现了支持现代复杂FPGA硬件架构的时序分析器,在此基础上融合了T-VPack算法的思想,根据时序分析器计算得到的时序参数来进行打包处理,使得电路的时序性能得到了很好的优化。实验结果表明：本文实现的打包模块正确地完成了SoC FPGA硬件结构的打包需求,经过寄存器压缩的操作后,对于资源利用率大于50%的测试例子可见,平均压缩率可达到4.99%。本文实现的时序驱动打包算法对电路的时序性能有优化效果,对比时序优化前后的电路最小时钟周期,获得了平均4.18%的提升。