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极化码作为人类已知的第一种能够被严格证明达到信道容量的信道编码方法,具有明确而简单的编码和译码算法,目前已成为学术界和工业界的一个研究热点。通过近年来信道编码学者的不懈努力,当前极化码所能达到的纠错性能超过目前广泛使用的Turbo码和LDPC码。由于极化码可达信道容量的优越性能、编译码复杂度低,所以必将在未来的数字通信系统中拥有广阔的应用前景。本文在深入理解信道极化和极化编码理论的基础上,对极化码的码字构造算法、增强型译码算法、量化译码方案和CRC辅助的连续删除列表(CA-SCL)译码算法的硬件实现进行了研究。本文的研究工作主要包括以下方面:第一,对极化码的码字构造算法进行了研究。首先阐述了几种常见的码字构造算法,并给出了码字构造算法的复杂度对比结果。然后给出了巴氏参数法和高斯近似法两种码字构造算法的性能仿真结果。通过对比可以发现,相比于巴氏参数法,采用高斯近似法进行码字构造可以获得更好的译码性能,且复杂度不变。第二,对极化码增强型译码算法及其量化译码方案进行了研究。首先研究了连续删除列表(SCL)译码算法和CRC辅助的连续删除列表(CA-SCL)译码算法,仿真结果显示,SCL译码算法的译码性能随着列表长度的增大而增大,但是当信道条件较好时,列表长度的增大并不能带来译码性能的持续提升。而CA-SCL译码算法在列表长度增大时译码性能也会继续提升,且列表长度越大,所获得的性能增益也越大。然后研究了CA-SCL译码算法的量化译码方案,并给出了量化译码方案的仿真结果。仿真结果表明,对LLR值采用8bit均匀量化,路径度量值采用12bit均匀量化的量化方案可以获得和浮点方案相似的译码性能。第三,对极化码CA-SCL译码器的硬件实现进行了研究。提出一种高性能、低复杂度的CA-SCL译码器的硬件实现架构,并给出了各个子模块的具体实现方法和仿真结果。硬件实现结果表明,在300MHz的时钟频率下,CA-SCL译码器的平均译码时延为0.159ms,平均译码吞吐率为3.22Mbps,而且硬件复杂度较低。