【摘 要】
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随着半导体工艺的发展,工艺尺寸愈发缩小,电路的工作电压不断降低。在这种工艺演进的场景下,发展设计工艺协同优化（Design Technology Co-optimization,DTCO）平台在评估、验证并且尽可能多的优化半导体工艺以及电路设计方面带来了极大的帮助。在DTCO平台中,静态时序分析扮演着重要的电路时序评估的角色。由于低电压下电路延时呈现明显的非高斯分布,传统的统计模型难以精确地表征时
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随着半导体工艺的发展,工艺尺寸愈发缩小,电路的工作电压不断降低。在这种工艺演进的场景下,发展设计工艺协同优化（Design Technology Co-optimization,DTCO）平台在评估、验证并且尽可能多的优化半导体工艺以及电路设计方面带来了极大的帮助。在DTCO平台中,静态时序分析扮演着重要的电路时序评估的角色。由于低电压下电路延时呈现明显的非高斯分布,传统的统计模型难以精确地表征时序行为特征。针对该问题,本文通过建立基于神经网络的路径延时模型,提高路径延时模型精度。本文建立了多层神经网络延时模型。通过分析隐藏层神经元个数与训练样本大小、输入输出层神经元个数的关系,提出了隐藏层神经元数量计算模型,提高了模型的准确率;通过分析超参数,主要是学习率与批尺寸对模型收敛性和准确率的影响,提出了批尺寸的取值范围,进一步提高了模型准确度。该建模方法分别在单输入以及双输入节点进行验证,建立了单输入门和双输入门延时的神经网络模型。本文进一步将基于该模型的延时表征用于基于块（block-based）的路径时序分析中,估计最终的电路路径延时分布。论文采用的SMIC 28nm工艺库,ISCAS85测试基准电路,在0.5V和0.6V工作电压下分别进行了仿真实验。实验结果表明:针对ISCAS85不同规模的电路,如C17、C880和C6288等,当工作电压为0.5V时,基于本文模型的延时分布均值和标准差的平均误差为0.66%和2.38%,与对标文献模型相比标准差评估精度提高了15.3%;当工作电压为0.6V,基于本文模型的延时分布均值和标准差的平均误差为0.61%和2.24%,与对标文献模型相比标准差评估精度提高了14.17%。建模速度相对蒙特卡洛分析方法提高了约3个数量级。
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