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由于流水线ADC在速度与精度方面有很好的折中,而受到人们的青睐。然而随着最近几十年无线通信技术的快速发展,单通道流水线ADC的速度已经不能满足高速发展的整机系统,时域交织流水线ADC（TIADC）开始成为一大研究热点。时域交织技术是利用分相时钟控制多个ADC并联工作,在满足精度要求的前提下实现了速率的倍增。为了减小采样时间失配引起的误差,本文设计的时域交织流水线ADC采用的是带采保的结构,在介绍单通道流水线ADC的基础上,对时域交织流水线ADC进行了深入的分析与研究,最终实现6通道的交织结构。论文首先介绍了单通道流水线ADC的基本工作原理和MDAC的架构,推导了其传递函数,介绍了能够减小子ADC量化精度要求的冗余位校正技术,并介绍了时域交织流水线ADC的工作原理。接着分析了单通道中存在的一些非理想效应,包括了时钟馈通效应、电荷注入效应和时钟抖动对整体转换器性能的影响。并给出了各自的解决方案,包括底极板采样技术和栅压自举技术。有限的运放增益与带宽会在ADC建立的时候引入误差,为了达到建立精度需要增益与带宽满足一定的要求。本文设计了一种新型的互补型结构运放,满足了高增益高带宽的要求。接着介绍了时域交织流水线ADC中存在的三个非理想效应:子通道间的失调失配、子通道间的增益失配与子通道间的采样时间失配,并给出了相应的消除方式。之后开始对电路进行物理实现。其中采保中主要是一个高增益高带宽的运放与自举开关,MDAC包括了运放、采样网络和子DAC,子ADC由比较器阵列组成。对单通道ADC进行仿真验证,并进行6路时域交织,利用校准技术对通道间的各种失配进行校准以达到性能要求。最后对电路进行版图绘制,完成整体的设计。本论文的创新点主要有:设计了一种新型的利用全局时钟进行采样的结构,希望能够从电路的本身出发来解决采样时间的失配;设计了一个高增益高带宽的运放,满足了单通道流水线中余差信号的建立精度要求。运用class-AB型的结构,使运放中的负载管也作为信号的输入管,从而增大了跨导,增大了带宽;采用双电源供电,运放使用1.8V的高电压增大输出摆幅,减小运放线性度对ADC性能的影响,剩余电路用1.3V的低电压供电,在满足性能的前提下减小了功耗。本文设计的ADC是基于TSMC 65nm 1P9M CMOS标准工艺制程,版图的总面积为2.73×1.92mm2。对设计的电路都进行了详细地仿真,采保中的自举开关,输入频率为22.4609375MHz,采样频率为500MSps,输入满摆幅1.6Vp-p时测得输出信号的SFDR达到了107.688dB。采样保持电路整体的SFDR达到100.088dB;比较器的最大传输延迟只有100.6ps;500MSps采样率单通道的SNR为68.13dB,SFDR为75.39dB。3GSps采样率6通道时域交织的SNR为53.71dB,SFDR为69.32dB。