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当前电子封装已经不仅仅象过去那样充当着保护IC或者将电子讯号传递下去起到连接的目的,它将参与决定高功能IC的功能和成本。封装尺寸也逐渐由晶片尺寸封装(Chip Scale Package)之形式向晶片直接安装在电路板的晶圆级封装(Wafer Level Chip Scale package)发展。而以凸块和倒装技术连接基板和电路的封装方式可以充分发挥出高传输速度的特性,已经成为主流封装技术之一。倒装芯片与底板之间连接点,一般称为凸块或凸点,系在晶片上利用蒸镀,印刷或电镀的方式制作。而凸块下起黏附,扩散阻挡,润湿的金属层被称作为凸块下金属层。凸块下金属层因使用不同金属材料和生产工艺而应力各异,最终直接影响测试良率。本文针对实际工程中倒装芯片锡铅凸块良率低下的问题,进行一系列的实验验证,找出了UBM应力问题导致低良率,用Al/NiV/Cu UBM取代Ti/NiV/Cu或应用RF bias到Ti/NiV/Cu凸块下金属层溅镀工艺过程中均可降低应力问题并使制程的CP测试良率得到提升。研究发现RF bias能够显著降低Ti/NiV/Cu UBM应力,本文NiV沉积过程中使用180W的RF Bias,Ti/NiV/Cu应力下降为不使用RF的1/3。Ti/NiV/Cu StackLayer不使用RF bias的情况下应力曲线出现边缘到中心应力分布不均匀的状况,这也是导致最初试制的三批次在CP map图形上显示出特定图形分布的原因。Ti/NiV/Cu Stack Layer使用RF bias后整片晶体薄膜的应力曲线比较平缓,差异性不大。这也说明NiV在sputter过程中使用RF bias还能明显改善晶片薄膜的应力均匀性Ti和Cu在不使用RF Bias情况下溅镀前后应力变化很小,而NiV在不使用RF Bias情况下溅镀前后应力变化比较大。当NiV使用了RF Bias后,溅镀前后应力几乎接近,这不仅仅表现在NiV应力曲线上还表现在Ti/NiV/Cu堆叠应力曲线上。因此在Ti/NiV/Cu的凸块下金属层的应力控制集中在NiV上,只需要对NiV加以RF Bias。在同样条件的生产过程中,应用Al/NiV/Cu凸块下金属相较Ti/NiV/Cu凸块下金属具有更小的应力。凸块制程研发过程中不仅需要检查凸块的表面缺陷良率(2D Yield),还需要检查CP电性测试良率的合格与否。以免在最初试制或小批量生产时候造成不必要的晶片报废。凸块制造过程中通常控制凸块下各金属层的沉积厚度,凸块下各金属层的蚀刻速度,凸块的高度,凸块的直径,凸块的空洞大小,凸块的剪切力,回流温度等等工艺参数,除此之外还需要监控凸块下各金属层的应力大小。应力大小直接与最终的CP良率相关联。