基于ARM-FPGA的MobileNet硬件加速器设计与实现

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随着硬件设备的计算性能不断增强,具有高密集计算特性的卷积神经网络逐渐得到广泛应用。但在工业板卡、手机等资源受限的嵌入式和移动端场景中,仍难以满足其高功耗、高资源的需求。如何在网络模型轻量化的同时设计具有高能效比的硬件加速器成为研究的热点问题。因此,本文针对轻量化MobileNet卷积神经网络模型进行局部调整与优化,将优化后的模型作为本文的骨干网络,同时基于ARMFPGA异构的嵌入式硬件平台,完成整个骨干网络的硬件加速设计与实现。其主要工作如下:1.设计一种基于MobileNet网络模型的优化方法。在保证骨干网络模型精度的同时,通过BN层与卷积层融合、卷积层替代全连接层以及膨胀卷积替代全局平均池化的组合优化方式,降低计算规模,使网络模型的拓扑结构更加统一,更适于部署在资源受限的硬件平台上。2.提出一种加速器计算引擎。基于8bit参数量化策略,从像素级、循环级、层级和任务级四个方面出发,以层间流水线、模块化的方式构建加速器计算引擎,充分挖掘骨干网络加速设计中计算的并行性,提高硬件加速执行的效率。3.设计一种参数匹配搜索策略。基于ARM-FPGA异构的嵌入式硬件平台,从资源总量、吞吐率和带宽的约束,建立加速器性能评估模型,通过参数匹配搜索算法,实现加速器并行推理过程中最优参数组合的匹配。4.实验与结果分析。首先基于优化前后的MobileNet网络模型,从参数规模和分类精度方面,确定8bit数据位宽的定点化方案,相比于优化前的MobileNet网络模型,在保证精度的同时参数量减少6.7%,验证了网络模型优化方法的有效性;其次通过AXU5EV嵌入式平台验证本文加速器性能,其整体功耗及分类速度为6.51W和236.8fps,相比于CPU和GPU而言,功耗分别降低10倍和18.4倍,而分类速度提升7.6倍和1.3倍;最后与近些年同类加速器相比,在分类精度、速度及功耗方面取得了更好的平衡,为卷积神经网络在资源受限的硬件平台上应用提供了一定参考。
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