随着通信理论的发展,低密度奇偶校验码(Low-Density Parity-Check codes,LDPC codes)作为一种逼近香农限的线性分组码,凭借其较低的译码复杂度和良好的纠错性能,成为当前信道编码领域的研究热点,并已经被普遍的应用于数字通信系统中。和积(Sum Product,SP)译码、最小和(Min Sum,MS)译码以及归一化最小和(Normalized Min Sum,NMS)译码在较长LDPC码字下的译码时间过长,不利于实际应用,为了缩短译码时间,本文使用图形处理器(Graphic Processing Unit,GPU)的多核技术,对上述几个译码算法做出了并行化的研究。本文主要工作如下:1.概述了LDPC码的译码算法,介绍了几种常用的信道模型,阐述了信道编码的起源与发展,描述了CUDA C编程中的软硬件系统和通信方式,重点分析了GPU中的存储结构与优化技术。2.分析了SP译码算法的迭代思想,设计了SP译码算法的并行化译码方案,给出了和积译码算法并行化的仿真结果与分析。通过多个码字的仿真结果可以得出,和积译码算法的多核实现与传统CPU实现相比,两者具有相近的译码性能,但是前者具有更快的运行速度。3.分析了MS译码算法与NMS译码算法,依据两者的算法特点,给出了该两种算法在GPU中的并行化实现方案。仿真结果表明,相比纯CPU的执行结果,GPU下的MS与NMS译码时间缩短。