随着集成电路复杂度的提高和处理数据能力的增强,芯片中存储器的比重越来越高,特征尺寸的下降又使存储器组合电路中发生单粒子瞬态(Single Event Transient,SET)软错误与阵列中发生单粒子翻转(Soft Event Upset,SEU)软错误的几率大致相当,如今如何消除这两类软错误已成为SRAM加固技术新的研究热点。本文通过研究欧式几何空间(Euclidean-geometry,EG)和低密度单奇偶校验码(Low-Density Parity-Check,LDPC)的结构特征,设计了一种可用于SRAM的加固方案(即EG_LDPC码),通过采用并行大数译码和反馈环结构,使编译码电路在加固存储阵列的同时,本身也具有了探测纠正自身组合电路SET错误的能力(即自加固能力)。该码是一类大数可译码,在译码器构建时本文提出一种算法,将EG_LDPC码的大数译码步数限制在两步以内,提高了译码器的速度,进而提出了压缩的EG_LDPC码,使每一个EG_LDPC码在不改变纠检能力下信息位可以任意收缩,以获得拥有合适信息位的码字。在分析系统可靠性时提出了一种计算加固存储器平均无故障时间(MTTF)的方法,该方法意义明确,运算简单。在验证各个模块功能正确后,通过存储器行为模型和错误注入仿真分别对纠二检四(31,16)EG_LDPC和纠四检五(42,16)EG_LDPC码的可靠性和性能进行了仿真验证和分析,并与汉明码(Hamming),矩阵校验码(Matrix)和里德—穆尔码(Reed-Muller)进行了比较,结果显示EG_LDPC码加固的存储器可靠性较高,(42,16)EG_LDPC码的MTTF比汉明码高出3.19倍,且与其它ECC码相比,仅需要少量额外面积、功耗和延迟的开销。