电子设计领域的快速发展,使得由集成电路构成的电子系统朝着大规模、小体积和高速度的方向发展。随着芯片的体积越来越小,电路的开关速度越来越快,布线密度越来越大,信号的工作频率越来越高,如何正确处理板级信号完整性问题己经成为高速设计能否成功的关键。在信号完整性设计中,串扰是经常出现的问题,往往由于串扰引起系统的不稳定,甚至引起系统崩溃。所以,了解引发串扰的机理并掌握解决串扰的设计方法,对工程师而言是至关重要的。　　针对串扰问题,本文从仿真分析方法与测试方法两个方面进行了研究。首先利用仿真软件对两条传输线间距和平行长度、电流流向等因素仿真分析了影响串扰的因素,给出了减少串扰噪声的方法,得出一些对实际的布局和布线有指导意义的结论。其次,已有的减小串扰故障的方法并不能保证在系统芯片物理实现后一定不发生串扰故障。因此,本文研究了针对串扰引起的时延故障测试矢量生成(Test Pattern Generation,TPG)技术,生成的测试矢量能够把潜在的串扰故障激励并检测出来。文中利用最大化攻击线故障(Maximal Aggressor Fault,MAF)模型的基本思想,探讨了一种串扰时延最大化算法,并且根据串扰时延故障测试的特点,对FAN算法进行了适当地修改,生成测试矢量。对于一条敏化通路,利用被修改的FAN算法适当地激活相应的攻击线和受害线,使电路在最恶劣情况下引起最大通路时延,从而实现更有效的时延测试。　　在标准电路ISCAS’85上进行了算法验证,结果表明:该算法对于多攻击线的串扰时延故障的测试矢量产生是有效的,可以使沿着任何临界通路传播的受害线相耦合的攻击线被适当地激活,并且可以对一定规模的电路的串扰时延故障进行测试矢量生成。本文研究成果对串扰时延故障的研究有一定的积极意义。