多核技术在集成电路产业中日益受到关注，以异类计算节点（如CPU、DSP、硬件加速器等）为特征的异构多核SoC成为研究热点之一。其中，根据应用特征，设计计算簇节点架构（如簇内通讯架构和硬件加速单元等）具有一定的探索空间。本文以异构多核SoC中的计算簇节点为研究对象，着重考察CORDIC协处理器设计技术，分析总线仲裁方法。本文的主要工作如下：1、评估基于浮点协处理器软核的设计性能。以Microblaze软核处理器中自带的浮点处理单元为分析对象，分析不同运算类型下的性能。实验结果表明，该软核浮点协处理器对于加、减、乘、除的浮点运算周期尚可接受，但对于正余弦、幂次方、方均根等运算的周期比较大。2、设计基于CORDIC的浮点协处理器架构，给出常见计算操作的数据处理方案。通过实验分析CORDIC算法对于浮点运算的能力，设计正余弦操作算法，并将CORDIC运算结果与实际数值进行比较。实验结果表明，采用16级流水线迭代CORDIC算法实现的正余弦函数，迭代计算精度在10-7~10-5数量级。3、研究计算簇节点中仲裁算法对整体性能的影响。搭建基于Microblaze处理器的计算节点，完成轮转优先级仲裁、时分复用仲裁和动态彩票仲裁三种仲裁方式的设计与比较，定量分析仲裁器的总线占用率、总线延迟等性能指标。实验结果表明，三种仲裁器都具有较高的资源使用率，并未出现某个主设备“饿死”或一直占有总线的现象；所提出的动态彩票仲裁器在三种仲裁方式中能更好的适应各种应用环境。