乘法器是现代中央处理器、数字信号处理器（DSP）、滤波器等众多现代电子器件中的重要部件。特别在DSP中，乘法器的运算速度几乎决定了DSP的处理速度。因此，乘法器的性能在整个计算系统中起着至关重要的作用。优化乘法器的结构设计，成为改善计算系统整体性能的关键问题。有限状态机对于具有逻辑顺序和时序规律的事件能有清晰的描述，非常适合用来表示乘法这种依靠时序关系进行的操作。因此，本文结合有限状态机分别设计了并行行旁路（PRB）乘法器和有限状态机截断(FSATA)乘法器。（1）根据行旁路乘法器的设计方案，用有限状态机对其设计进行了再现，实验结果表明，用有限状态机设计的乘法器能够在不降低运算速度的同时显著减少逻辑元件使用数量，使乘法器功耗进一步降低。（2）在行旁路乘法器的基础上进一步优化，提出一种并行行旁路（PRB）乘法器，并用有限状态机进行了实现。在行旁路的基础上，通过对乘数进行重新编码并行输出部分积，使乘法运算中产生的部分积数量减少，提高运算速度；利用有限状态机实现PRB乘法器，有效减少了电路中逻辑元件的数量，降低了功耗。在Quartus平台上进行的仿真表明PRB乘法器在整体性能上有较大的改善。（3）为了实现阵列乘法器设计中影响其整体性能的重要参数——功耗、芯片面积、运算延迟的有效折中，提出一种基于有限状态机的截断（FSATA）乘法器。乘法运算是一系列加法操作来完成的，对乘数和被乘数的关键数据位进行有效地截断处理，可以使部分积的产生更加地灵活。最后，利用有限状态机完成提出的设计，采用VHDL进行编码，在Quartus软件上进行综合与仿真。结果表明相比于采用时序电路完成的设计，FSATA乘法器在延迟上有较优的提高。