在有线或者无线通讯、视频信号处理、直接数字信号合成等应用领域,高速高精度数模转换器(DAC)的性能在很大程度上已经成为了整个系统性能的瓶颈。电流舵DAC由于其结构本征的高速特性和较好的驱动能力,被广泛应用在高速高精度领域。但是,由于影响电流舵DAC特性的因素很多,这给芯片的设计带来了一定的困难。本文主要针对电流舵DAC的设计难点,对设计关键技术进行了研究,并实现验证。本文系统地分析了影响DAC特性的误差源,并对其所造成的性能下降进行了定性或定量的分析。这些误差源产生了包括静态的和动态的误差,分别在输入信号为低频和高频时占据主导。DAC中的静态误差主要为幅值误差,包括了与工艺相关的失配误差和与电流源位置相关的梯度性误差。动态误差主要有时序误差、时钟抖动、有限输出阻抗、输出波动效应、开关瞬态非线性等。这些动态误差源有的直接使DAC的输出产生谐波失真,有的会通过二阶效应的影响给DAC造成非线性失真。DAC的失真是这些误差所造成的失真量之和,通常这些误差源对DAC的影响会在不同频率范围下起主导作用。本文通过研究分析可以将各误差源对DAC动态特性影响的图谱归纳为：在直流至低输入频率时,静态幅值误差与有限输出电阻占据主要作用；随着输入频率的增大,时序误差对DAC动态性能的影响渐渐增强；当信号频率继续上升时,DAC动态的性能受输出波动效应以及开关瞬态非线性造成的二阶误差影响很大,其随信号频率的上升以-20dB每十倍频的速度下降；当信号频率很高时,DAC的有限输出阻抗所造成的失真占据了主导,使DAC的动态性能以-40dB每十倍频的速度下降。本文基于对DAC中误差源的分析提出了相应的设计策略和方案：包括DAC的5+3+4分段策略；一种温度计译码快速求解方法和一种冗余行列译码方式；共中心梯度补偿的电流源阵列排布方案；提高DAC输出阻抗的有效方式；抑制输出波动效应的策略；适用于高速DAC的开关信号特征；一种适用于产生低摆幅开关信号的驱动电路的结构。此外,本文还针对时域误差提出了一种动态校正技术,该校正技术采用时间差放大器(TDA)对被校正通路和参考通路的延迟差进行检测和放大,然后利用时数转换器(TDC)将放大的延迟差量化为数字量,并驱动被校正信号通路中的数字控制延迟线(DDL)对延迟误差进行补偿,从而使其与参考通路达到相对同步。该校正方法结构简单,校正系统中模拟电路较少,容易在版图中进行匹配提高校正精度。同时,校正电路本身的误差作为公共的误差使得其不会在各信号通路间引入额外的失配延迟误差。本文通过前、后仿真的验证表明了所提出的校正方法对时域误差进行校正的有效性。根据所提出的设计方案,本文在TSMC0.18μm工艺下设计实现了一款12位400MS/s采样率的本征精度(Intrinsic Accuracy)电流舵DAC原型电路,该电路采用5+3+4的分段方式,核心电路面积为1.44mm2。经测试,该DAC的DNL和INL均优于±0.6LSB,表明在没有静态校正的情况下,DAC中电流源MOS管的尺寸选择合理,电流源阵列的布局方式有效。在DAC工作在400MS/s采样率时,其低输入频率下测得的SFDR为78.8dBc,98.5MHz输出频率下测得的SFDR为66dBc,奈奎斯特频率下测得的SFDR为50dBc,其70dBc的SFDR带宽约为70MHz。测试结果表明,作为一款本征精度的DAC原型电路,其具有良好的动态特性,能够在高速高精度条件下应用。